數(shù)字邏輯第7章(3)分配和舉例

7.4狀態(tài)編碼（狀態(tài)分配）對最小化狀態(tài)表中用字符表示的狀態(tài)進(jìn)行編碼的過程，稱為狀態(tài)編碼（狀態(tài)分配）。目的：構(gòu)造卡諾圖形式的二進(jìn)制狀態(tài)表。用傳統(tǒng)的觸發(fā)器+組合邏輯實現(xiàn)。用VerilogHDL建模。例：對下列最小化狀態(tài)表進(jìn)行狀態(tài)編碼。1）按二進(jìn)制自然碼編碼解：有4個狀態(tài)，需要2位二進(jìn)制，即需2個觸發(fā)器，設(shè)為Q2Q1。YQ2Q1A00B01C10D112）按格雷碼編碼YQ2Q1A00B01C1

1D10編碼方式不同，二進(jìn)制狀態(tài)表不同。求狀態(tài)方程和輸出方程，用D觸發(fā)器或JK觸發(fā)器實現(xiàn)。也可用VerilogHDL建模。下面有關(guān)7.4狀態(tài)分配的介紹，不作為教學(xué)要求，供學(xué)生自學(xué)時參考。7.4狀態(tài)分配對最小化狀態(tài)表中用字符表示的狀態(tài)進(jìn)行編碼的過程，稱為狀態(tài)分配。設(shè)狀態(tài)數(shù)為n，觸發(fā)器個數(shù)為K，則n、K之間應(yīng)滿足下列關(guān)系：如果有兩個狀態(tài)，需要有一個觸發(fā)器。可以有兩個分配方案。如果有n個狀態(tài)，需要有K個觸發(fā)器，可以有NA種分配方案：例如：4個狀態(tài)，需要有2個觸發(fā)器?？梢杂?4種分配方案。選擇編碼方案第二組第三組

24種狀態(tài)編碼方案見教材247頁。最終可以歸納為以下三個不等價的（完全獨立）方案。隨著狀態(tài)數(shù)的增加，編碼方案的數(shù)量會大幅度增加，目前沒有成熟的方法給出確定的編碼方案，往往需要設(shè)計者的經(jīng)驗和方案之間的反復(fù)比較。第一組為了使?fàn)顟B(tài)之間的相鄰關(guān)系一目了然，通常將卡諾圖作為狀態(tài)分配的工具。解決編碼問題的一種常用方法——相鄰狀態(tài)分配法相鄰法的基本思想：在選擇狀態(tài)編碼時，盡可能使激勵函數(shù)和輸出函數(shù)在卡諾圖上的“1”方格處在相鄰位置，從而有利于激勵函數(shù)和輸出函數(shù)的化簡，使所設(shè)計的電路最簡。相鄰法狀態(tài)編碼規(guī)則規(guī)則1：在相同輸入條件下，次態(tài)相同，現(xiàn)態(tài)相鄰。ABCDG利用規(guī)則1，可改善次態(tài)卡諾圖上列向1方格的相鄰情況，達(dá)到簡化激勵方程的目的。（即：在相同輸入條件下，具有相同次態(tài)的現(xiàn)態(tài)，應(yīng)進(jìn)行相鄰編碼）規(guī)則2：在相鄰的輸入條件下，同一現(xiàn)態(tài)，次態(tài)相鄰。ABCDG（即：同一現(xiàn)態(tài)在相鄰的輸入條件下的次態(tài)，應(yīng)進(jìn)行相鄰編碼。）利用規(guī)則2，可改善次態(tài)卡諾圖上行向“1”方格的相鄰情況，達(dá)到簡化激勵方程的目的。規(guī)則3：輸出完全相同，現(xiàn)態(tài)相鄰。（即：在每一種可能的輸入條件下，對輸出完全相同的那些現(xiàn)態(tài)，應(yīng)進(jìn)行相鄰編碼。）規(guī)則1的優(yōu)先級高于規(guī)則2，如果沒有大量的輸出，規(guī)則3的優(yōu)先級最低。利用規(guī)則3，可改善輸出函數(shù)卡諾圖上列向“1”方格的相鄰情況，達(dá)到簡化輸出方程的目的。例1：選擇圖示最小化狀態(tài)表的最佳狀態(tài)分配方案編碼方案分析：根據(jù)規(guī)則1，要求AB，AC相鄰，第三組方案最好；根據(jù)規(guī)則2，要求CD，AC，BD，AB相鄰，第三組方案最好；根據(jù)規(guī)則3，要求AB，AC、BC相鄰，三組方案均可；規(guī)則1優(yōu)先級高于規(guī)則2，規(guī)則3優(yōu)先級最低，第三組方案應(yīng)該為最好。第二組第一組第三組第一組按照第一組方案，得到的二進(jìn)制狀態(tài)表如下：按照第一組編碼方案設(shè)計（D觸發(fā)器）第二組按照第二組編碼方案設(shè)計（D觸發(fā)器）按照第二組方案，得到的二進(jìn)制狀態(tài)表如下：第三組按照第三組編碼方案設(shè)計（D觸發(fā)器）按照第三組方案，得到的二進(jìn)制狀態(tài)表如下：三種方案激勵函數(shù)、輸出函數(shù)比較第一組方案第二組方案第三組方案與項少，與項中的變量數(shù)少，有公共與項。7.5一般同步時序電路設(shè)計舉例例1：設(shè)計一個“1011”序列檢測器。（不可重）S0S1S10S101S10111/00/01/01/10/00/01/00/00/01/001S0S0/0S1/0S1S10/0S1/0S10S0/0S101/0S101S10/0S1011/1S1011S0/0S1/0SX化簡

0

1Y0Y0/0Y1/0Y1Y2/0Y1/0Y2Y0/0Y3/0Y3Y2/0Y0/1XY

0

1Y0Y0/0Y1/0Y1Y2/0Y1/0Y2Y0/0Y3/0Y3Y2/0Y0/1XY

0

10000

/001

/00111

/001

/01100

/010

/01011

/000

/1XQ2Q1編碼Q2(t+1)Q1(t+1)/Z狀態(tài)方程用D觸發(fā)器，畫圖？用JK觸發(fā)器，畫圖？

0

10000

/001

/00111

/001

/01100

/010

/01011

/000

/1XQ2Q1Q2(t+1)Q1(t+1)/Z采用VerilogHDL建模組合時序resetclkxznextnowmodulet_1011(reset,clk,x,z);inputreset,clk,x;outputz;parametery0=2’b00,y1=2’b01,y2=2’b11,y3=2‘b10;

regz;

reg[2:1]now,next;always@(xornow)case(now)y0:if(x)beginnext=y1;z=0;endelsebeginnext=y0;z=0;endy1:if(!x)beginnext=y2;z=0;endelsebeginnext=y1;z=0;endy2:if(x)beginnext=y3;z=0;endelsebeginnext=y0;z=0;endy3:if(x)beginnext=y0;z=1;endelsebeginnext=y2;z=0;enddefault:beginnext=y0;z=0;end

endcase后續(xù)組合時序resetclkxznextnow//續(xù)前

always@(posedge

clk)if(!reset)now<=y0;elsenow<=next;endmodule設(shè)計模型要點：1）用parameter進(jìn)行狀態(tài)編碼2）定義現(xiàn)態(tài)、次態(tài)變量3）用一個always描述組合部分4）用另一個always描述時序部分細(xì)心體會?。?！設(shè)計的仿真驗證問題？組合邏輯特性引起！問題？組合邏輯特性引起！解決：同步化增加z1用clk對z同步化產(chǎn)生z1為看狀態(tài)變化而引出再次仿真Z1為同步化的輸出不可重設(shè)計驗證組合時序resetclkxznextnowD>clkz1在電路模型中用D觸發(fā)器進(jìn)行同步化處理對電路進(jìn)行同步化處理，不作為教學(xué)要求。同步時序電路小結(jié)一.觸發(fā)器邏輯符號（SR、JK、D、T），建立概念：有效沿狀態(tài)方程（次態(tài)方程、特性方程）功能表（特性表）波形圖二.同步時序電路的分析1）基于觸發(fā)器設(shè)計的時序電路分析通過課件例題及作業(yè)，掌握步驟，靈活應(yīng)用。難點：由狀態(tài)方程→狀態(tài)表→狀態(tài)圖記憶：函數(shù)與卡諾圖的關(guān)系注意：Moore？Mealy？如何正確畫出時序圖？先畫時鐘，有效沿輸入序列觸發(fā)器狀態(tài)的改變與保持輸出序列分析方法（步驟）2）基于MSI時序器件的電路分析74LS163計數(shù)器——單片應(yīng)用：M<16的計數(shù)器（跳越的概念及應(yīng)用）多片級聯(lián)：較大模數(shù)計數(shù)器電路的分析分頻器電路的分析74LS194移位寄存器——熟練掌握邏輯特性，看懂功能表。以74LS194為核心的電路形式較多，例如194+邏輯門、194+151、194+138、……重點是：畫出狀態(tài)轉(zhuǎn)換圖，分析功能以74LS163為核心的電路形式較多，例如163+邏輯門、163+151、163+138、……重點是：畫出狀態(tài)轉(zhuǎn)換圖，分析功能分析方法——從啟動開始，獲得初態(tài)（現(xiàn)態(tài)），根據(jù)反饋邏輯計算產(chǎn)生次態(tài)的各項條件（各輸入端的狀態(tài)），根據(jù)功能表，確定在時鐘有效沿作用下進(jìn)入的下一個狀態(tài)（次態(tài)），以它作為現(xiàn)態(tài)，重復(fù)上面的步驟，直到出現(xiàn)狀態(tài)循環(huán)為止。若電路較復(fù)雜，可劃成功能塊分別進(jìn)行，某功能塊的輸出看作下一功能塊的輸入。例如：163+138模式、194+138模式。三.典型同步時序電路的設(shè)計（VerilogHDL建模）1）根據(jù)邏輯命題，畫出狀態(tài)圖，建模。2）根據(jù)給定功能表，建模。3）根據(jù)給定時序圖，畫狀態(tài)圖，建模。8421碼、余三碼、2421碼、格雷BCD十進(jìn)制計數(shù)器；左循環(huán)一個“0”右循環(huán)一個“0”右循環(huán)一個“1”左循環(huán)一個“1”扭環(huán)形移位計數(shù)器（步進(jìn)碼）的設(shè)計，例如：四位、三位、模5、模7……自然二進(jìn)制編碼、格雷碼計數(shù)器；四.一般同步時序電路的設(shè)計（VerilogHDL建模）原始狀態(tài)圖和原始狀態(tài)表的建立狀態(tài)化簡——隱含表法狀態(tài)編碼：自然二進(jìn)制碼，格雷碼建議：以序列檢測器（四位，例如：0001）為例，進(jìn)行完整設(shè)計訓(xùn)練。步驟：得到最簡狀態(tài)表VerilogHDL建模得到卡諾圖形式狀態(tài)表module模塊名（端口名列表）；

parameter//定義參數(shù)

input//定義輸入

output//定義輸出

reg//定義always中的被賦值變量

//門級描述組合部分

assign//描述組合部分

always@(組合輸入信號列表)begin//阻塞賦值（=）

//if_else、case、for行為語句