電子技術李加升組合邏輯電路樣本

第6章組合邏輯電路邏輯電路按其邏輯功能和構造特點可以分為兩大類，一類為組合邏輯電路，該電路輸出狀態(tài)僅決定于該時刻輸入狀態(tài)，而與電路本來所處狀態(tài)無關；另一類為時序邏輯電路，這種電路輸出狀態(tài)不但與輸入狀態(tài)關于，并且還與電路本來狀態(tài)關于。本章重點討論了組合邏輯電路分析辦法和設計辦法，并從邏輯功能及應用角度來討論加法器、編碼器、譯碼器、比較器和數據選取器等幾種慣用組合邏輯電路及相應中規(guī)模集成電路。6.1組合邏輯電路分析6.1.1概述組合邏輯電路特點：輸出與輸入關系有即時性，即電路在任意時刻輸出狀態(tài)只取決于該時刻輸入狀態(tài)，而與該時刻電路狀態(tài)無關，這種數字電路稱為組合邏輯電路，簡稱組合電路。本章將簡介組合邏輯電路慣用額分析辦法，還將簡介某些慣用品有特定功能組合電路。組合邏輯電路可以有一種或各種輸入端，也可以有一種或各種輸出端。其普通示意圖如圖6-1所示。在組合邏輯電路中，數字信號是單向傳遞，即只有從輸入端到輸出端傳遞，沒有從輸出端到輸入端反傳遞，因此各輸出狀態(tài)只與輸入端即時狀態(tài)關于，其函數表達式形式如式（6-1）：圖6-1組合邏輯電路框圖（6-1）研究組合電路任務有三個方面：(1)對已給定組合電路分析其邏輯功能。(2)依照邏輯命題需要設計組合電路。(3)掌握慣用組合單元電路邏輯功能，選取和應用于到工程實踐中去。6.1.2組合邏輯電路分析所謂邏輯電路分析，是指已知邏輯電路，找出輸出函數與輸入變量之間邏輯關系。老式分析環(huán)節(jié)如下：第一步：由給定邏輯圖寫出輸出函數表達式；第二步：依照輸出函數表達式，列出輸出函數真值表；第三步：由真值表分析電路功能。【例6.1】分析圖6-2（a）所示電路邏輯電路功能。圖6-2解第一步，寫出輸出函數h和j表達式，寫輸出函數表達式普通從輸入開始，逐級向后推，直到輸出級。依照給出邏輯圖6-2（a）可得：表6-1第二步，列出真值表如表6-1所示。第三步，對電路功能分析。從表6-1可以看出，若A、B分別作為一位二進制數，則h就是A、B相加和而j就是她們進位。對于圖6-2（a）所示電路，普通稱作“半加法器”，由于它只能對兩個二進制數碼求和。圖6-2（b）是半加器符號。【例6.2】分析由半加器和邏輯門構成電路（如圖6-3所示）圖6-3解第一步，寫出函數表達式：第二步，列出真值表如表6-2所示。第三步，對電路功能分析。從真值表可以看出，該電路可以對個二進制數碼求和，產生和數以及向高位進位數。在三個數求和數碼中，把看作本位數求和數碼，把看作低位想象本位進位，則這樣電路被稱為“全加器”，符號如圖6-3（b）所示。表6-26.2組合邏輯電路設計6.2.1組合邏輯電路設計環(huán)節(jié)1.邏輯抽象(1)分析事件因果關系，擬定輸入變量與輸出變量。普通總是把引起事件因素定為輸入變量，而把事件成果作為輸出變量。(2)定義邏輯狀態(tài)含義（邏輯賦值），用0、1表達邏輯兩種狀態(tài)。(3)依照給定事件因果關系列出真值表。2.寫出邏輯函數式從已得到邏輯真值表很容易寫出邏輯函數式，其辦法不再重復。3.將邏輯函數式化簡或變換如果使用SSI（小規(guī)模）設計，需將函數式化為最簡形式，以使電路中所用門電路個數至少，輸出端個數至少。如果使用MSI（中規(guī)模）設計，則應將函數式變換成與所選用MSI函數形式類似形式，以使用至少MSI實現這個邏輯電路。4.依照化簡或變換后函數式畫出邏輯電路連接圖。整個設計過程如圖6-4中框圖所圖6-46.2.2組合邏輯電路設計舉例【例6.3】設計一種電路，用以鑒別一位8421碼與否不不大于5。不不大于5時，電路輸出1，否則輸出0。解①依照題意列出真值表。表6-3假設輸入端8421碼用四個變量表達，網絡輸出用F表達，可以得到6-3所示真值表。表上部表達當輸入A,B,C,D代表8421碼值在0～5之間時，輸出F為0；輸入值在6～9之間時，F為1。由于輸入A,B,C,D表達8421碼，因此A,B,C,D值在1010～1111是不也許浮現，這在邏輯電路設計中稱為“約束條件”。既然這些輸入組合不會浮現，也就不必關懷其相應輸出值是0還是1，在真值表和卡若圖中稱為“任意項”或“無關項”，用表達。在邏輯設計中尚有一種狀況：某些輸入組合可以浮現，然而輸出是任意，可覺得0也可覺得1，顯然，也可以作為任意項解決。②求最簡與或表達式。由表6-3所示真值表可得如圖6-5所示具有無關項卡諾圖。③依照選取器件類型，求出相應表達式。例如選取與非門實現電路，對最簡與或表達式兩次求反，可求出函數與非－與非表達式④畫邏輯圖，如圖6-6。圖6-5【例6.4】用或非門和非門實現圖6-6所示電路。解①用或非門實現。用或非門實現圖6-6所示電路，可以用下述辦法：第一步：將函數F表達在卡若圖上，如圖6-7。第二步：圈卡若圖中0方格，得到最簡與或表達式：第三步：用反演規(guī)則求出F最簡與或表達式：圖6-6第四步：對F兩次求反，得到F最簡或非表達式：第五步：畫邏輯圖，如圖6-8所示。②用與或非門實現前面環(huán)節(jié)相似，只是在求最簡與或表達式后用一次求反得到F最簡與或非表達式：圖6-7由F與或非表達式畫出邏輯圖如圖6-9。圖6-8圖6-9慣用組合邏輯電路由于人們在實踐中遇到邏輯問題層出不窮，因而為解決這些邏輯問題而設計邏輯電路也不勝枚舉。然而咱們發(fā)現，其中有些邏輯電路經常且大量出當前各種數字系統(tǒng)當中。這些電路涉及編碼器、譯碼器、數據選取器、數值比較器、加法器、函數發(fā)生器、奇偶效驗器、奇偶發(fā)生器等等。為了使用以便，已經把這些邏輯電路制成了中、小規(guī)模集成原則化集成電路產品。下面就分別簡介一下其中某些器件工作原理和用法。6.3.1編碼器為了區(qū)別一系列不同事物，將其中每個事物用一種二值代碼表達，這就是編碼含義。在二值邏輯電路中，信號都是以高、低電平信號編碼成一種相應二進制代碼。1.普通編碼器當前經常使用編碼器有普通編碼器和優(yōu)先編碼器兩類，在普通編碼器中，任何時刻只容許輸入一種編碼信號，否則輸出信號將發(fā)生混亂。當前以3位二進制普通編碼器為例來分析一下它工作原理。圖6-10是3位二進制編碼器框圖，它輸入是8個高電平信號，輸出是3位二進制代碼。為此，又把它叫做8線－3線編碼器。輸出與輸入相應關系由表6-4給出。將圖6-4真值表寫成相應邏輯式得到(6-2)如果任何一種時刻當中僅有一種取值位1，即輸入變量組合僅有表6-4中8種狀態(tài)，則輸入變量位其她取值下其值等于1那些最小項均為約束項。運用這些約束項將式（6-2）化簡，得到：（6-3）圖6-10圖6-11就是依照式（6-3）得出編碼器電路，這個電路是由三個或門構成。表6-42.優(yōu)先編碼器在優(yōu)先編碼器電路中，容許同步輸入兩個以上編碼信號。但是在設計優(yōu)先編碼器時已經將所有輸入信號按優(yōu)先順序排了對，當幾種輸入信號同步浮現時，只對其中優(yōu)先權最高一種進行編碼。圖6-12給出了8線－3線優(yōu)先編碼器74LS148邏輯圖。如果不考慮與門G1、G2和G3構成附加控制電路，則編碼器只有圖中虛線框以內這一某些。從圖6-12寫出邏輯式，即得到圖6-11（6-4）為了擴展電路功能和使用靈活性，在74LS148邏輯電路中附加了與門G1、G2和G3構成控制電路。其中為選通輸入端，只有在條件下，編碼才干正常工作。而在時，所有輸出端均被封鎖在高電平。選通輸出端和擴展端用于擴展編碼功能，由圖6-12可知（6-5）式（6-5）表白，只有當所有編碼輸入端都是高電平（即沒有編碼輸入），并且S＝1時，才是低電平。因而低電平輸出信號表達“電路工作，但無編碼輸入”。從圖6-12還可以寫出(6-6)這闡明試用任何一種編碼輸入端有低電平信號輸入，且S=1，即為低電平。因而，低電平輸出信號表達“電路工作，并且有編碼輸入”。依照式（6-4）、式（6-5）和式（6-6）可以列出表6-5所示74LS148功能表。它輸入和輸出均以低電平作為有效信號。圖6-128線－3線優(yōu)先編碼器邏輯圖由表6-5中不難看出，在=0電路正常工作狀態(tài)下，容許當中同步有幾種輸入端入端為低電平，即有編碼輸入信號。優(yōu)先權最高，優(yōu)先值最低。當=0時，無論其她輸入端有無輸入信號，輸出端只給出編碼，即=000，當=1，=0時，無論別的輸入端有無輸入信號，只對編碼，輸出為=001。別的輸入狀態(tài)請讀者自行分析。表6-574LS148功能表表6-5中浮現3種=111狀況可以用和不同狀態(tài)加以區(qū)別。6.3.2譯碼器譯碼器邏輯功能是將每個輸入二進制代碼譯成相應輸出高、低電平信號，譯碼是編碼反操作。慣用譯碼器電路有二進制譯碼器、二-十進制譯碼器和顯示譯碼器三類。1.二進制譯碼器(1)二進制譯碼器圖6-13表達二進制譯碼器普通原理圖，它具備n個輸入端和2n個輸出端和一種使能端。在使能輸入端為有效電平時，相應每一組輸入代碼，只有其中一種輸出端為有效電平，別的輸出端電平則相反。下面一方面分析有門電路構成譯碼電路，以便熟悉譯碼電路工作原理和電路構造。兩輸入量二進制譯碼器邏輯圖如圖6-14所示。由于兩輸入量A、B共有四種不同狀態(tài)組合，因而可譯出四個輸出信號Y0~Y3，故圖6-14為兩線輸入，四線輸出譯碼器，簡稱2/4譯碼器。由圖6-3-5可寫出各輸出端邏輯表達式圖6-13譯碼器框圖（6-7）依照式（6-7）可列出真值表，如表6-6所示。由表6-6可知，當E為1時，無論A、B為什么種狀態(tài)，輸出全為1，譯碼器處在非工作狀態(tài)。而當E為0時，相應于A、B某種狀態(tài)組合，其中只有一種輸出量為0，別的各輸出量均為1。例如，AB=00時，輸出Y0為0，Y1~Y3均為1。由此圖6-14可見，譯碼器是通過輸出端邏輯電平以辨認不同代碼。(2)二進制集成譯碼器舉例表6-62/4線譯碼器圖6-15為慣用雙極型集成譯碼器T1138邏輯圖，它真值表如表6-7所示，由于三個輸入量A0、A1、A2共有八種狀態(tài)組合，即可譯出八個輸出信號Y0~Y7，故這種譯碼器稱為3/8線譯碼器。與圖6-12比較，該譯碼器重要特點是，設立了G1、G2A和G2B三個使能輸入端。由真值表可知，當G2A和G2B均為0，而G1為1時，譯碼器處在工作狀態(tài)。表6-7T1138真值表由真值表可得：（6-8）（6-9）別的各輸出端邏輯表達式請讀者自行導出。不難證明，由真值表導出各輸出端邏輯表達式與邏輯圖是一致。(3)譯碼器作數據分派器使用在數字系統(tǒng)中，往往需要把公共數據線數據按規(guī)定傳送到不同單元，即對數據進行分派。譯碼器就可作數據分派器。T1138作為數據分派器示意圖和邏輯原理圖如圖6-16所示。將G2B接低電平，G1作為使能端，A2、A1和A0作為選取輸出通道選取碼輸入端，G2A作為數據輸入端。例如，當G1=1、A2A1（6-10）而別的輸出端均為高電平。因而，輸出端Y2得到號輸入端相似數據波形。圖6-15T1138集成譯碼器邏輯圖圖6-16T1138作數據分派器2.二-十進制譯碼器在前面已經討論過8421BCD碼，相應于0~9十進制數由四位二進制數0000~1001表達。人們雖然不習慣于直接辨認二進制數，但可采用二-十進制譯碼器來解決。這種譯碼器應有四個輸入端、十個輸出端。圖6-17是二-十進制譯碼器邏輯圖，它輸出為低電平有效。例如，Y0=，當A3A2A1A03.二-十進制顯示譯碼器在數字儀表、計算機和其她數字系統(tǒng)中，經常要把測量數據和運算結合用十進制數顯示出來，這就要用顯示譯碼器，它可以把“8421”二-十進制代碼譯成能用顯示出器件顯示出十進制數。慣用顯示屏件有半導體數碼管、液晶數碼管和熒光數碼管等，下面只簡介半導體數碼管一種。(1)半導體數碼管半導體數碼管（簡稱LED數碼管）基本單元是PN結，當前較多采用是磷砷化鎵做成PN結，當外加正向電壓時，就能發(fā)出清晰光線。其管腳排列如圖6-18所示。發(fā)光二極管工作電壓為1.5~3V,工作電流為幾毫安到十幾毫安，壽命很長。圖6-17二－十進制譯碼器邏輯圖半導體數碼管將十進制數碼提成七段，每段為一發(fā)光二極管，其顯示圖形如圖6-19所示。選取不同字段發(fā)光，可顯示出不同字形。例如，當a、b、c、d、e、f、g七段全亮時，顯示出8，b、c段亮時，顯示出1。圖6-18半導體顯示屏圖6-19半導體數碼管接法(a)發(fā)光二極管(b)數碼管半導體數碼管中七個發(fā)光二極管有共陰極和共陽極兩種接法，如圖6-20所示。前者，某一段接高電平時發(fā)光；后者，接低電平時發(fā)光。使用時每個管要串聯(lián)限流電阻（約100）(2)七段顯示譯碼器七段顯示譯碼器功能是把“8421”二-十進制代碼譯成相應于數碼管七字段信號，驅動數碼管，顯示出相應十進制數碼。如果采用共陰極數碼管，則七段顯示譯碼器狀態(tài)表如表6-8所示；如果采用共陽極數碼管，則輸出狀態(tài)應和表6-8所示相反。表6-8T337狀態(tài)表圖6-21是七段顯示譯碼器T337外引線排列圖。圖中BI為熄滅輸入端，當BI端輸入為0時，a~g輸出均為0，數碼管熄滅，而在正常工作時，BI接高電平。圖6-20七段顯示數字圖形圖6-21T337引腳圖圖6-22是T337和共陰極半導體數碼管連接示意圖。變化電阻R大小可以調節(jié)數碼管工作電流和亮度。圖6-22T337與BS205連接6.3.3加法器兩個二進制數之間算術運算無論是加、減、乘、除，當前在數字計算機中都是化做若干步加法運算進行。因而，加法器是構成算術運算器基本單元。1.半加器如果不考慮有來自低位進位將兩個1位二進制數相加，稱為半加。實現半加運算電路叫做半加器。如圖6-23所示。按照二進制加法運算規(guī)則可以列出如表6-9所示半加器真值表。其中A、B是兩個加數，S是相加和，CO是向高位進位。將S、CO和A、B關系寫成邏輯表達式則得(6-11)圖6-23半加器(a)邏輯圖(b)符號表6-9半加器真值表2.全加器在將兩個多位二進制數相加時，除了最低位以外，每一位都應當考慮來自低位進位，即將兩個相應位加數和來自低位進位3個數相加。這種運算稱為全加，所用電路稱為全加器。依照二進制加法運算規(guī)則可列出1位全加器真值表，如表6-10所示。畫出圖6-24所示S和CO卡諾圖，采用合并0再求反化簡辦法得到(6-12)圖6-25雙全加器74LS183邏輯圖就是按表6-10構成。全加器電路構造尚有多中其她形式，但它們邏輯功能都必要符合表6-10給出全加器真值表。表6-10全加器真值表圖6-24全加器卡諾圖圖6-25雙全加器LS741836.3.4數據選取器數據選取器（Multiplexer,簡稱MUX），又稱“多路開關”或“多路調制器”。它功能是在選取輸入（又稱“地址輸入”）信號作用下，從各種數據輸入通道中選取某一通道數據（數字信息）傳播至輸出端。4選1MUX功能示意框圖如圖6-26所示，其真值表如表6-11所示。圖6-264選1數據選取器示意圖表6-114選1數據選取器真值表由于4選1數據選取器是從四路輸入數據中選取一路作輸出，輸入地址代碼必要有四個不同狀態(tài)與之相相應，因此地址輸入端必要是兩個（A1和A0）。此外，為了對選取器工作與否進行控制和擴展功能需要，還設立了附加使能控制端。當ST=0時，選取器工作，當ST=1時，選取器輸入數據被封鎖，輸入為0。其輸出函數邏輯式為其邏輯圖如圖6-27所示。圖6-274選1數據選取器邏輯圖圖6-298選1數據選取器邏輯符號及引腳排列數據選取器芯片種類諸多，慣用有2選1，如CT54157、CT54LS157、CT54LS158；4選1，如CT54LS253、CT54LS353、CT54153、CC14539；8選1，如CT54151、CT54152：16選1，如CT54150等。CT54151是邏輯符號及引腳排列如圖6-28所示。6.4組合邏輯電路設計與測試實訓1、實驗目掌握組合邏輯電路設計與測試辦法2、實驗原理（1）使用中、小規(guī)模集成電路來設計組合邏輯電路是最常用邏輯電路。設計組合電路普通環(huán)節(jié)如圖6-29所示。邏輯圖簡化邏輯表達式卡諾圖邏輯表達式真值表設計規(guī)定邏輯圖簡化邏輯表達式卡諾圖邏輯表達式真值表設計規(guī)定 圖6-29組合邏輯電路設計流程圖依照設計任務規(guī)定建立輸入、輸出變量，并列出真值表，然后用邏輯代數或卡諾圖化簡法求出簡化邏輯表達式，并按實際選用邏輯門類型修改邏輯表達式，畫出邏輯圖，用原則器件構成邏輯電路，最后用實驗來驗證設計對的性。合邏輯電路舉例用“與非”門設計一種表決電路，當四個輸入端中有三個或四個為“1”時，輸出端才為“1”。設計環(huán)節(jié)：依照題意列出真值表如表6-12所示，再填入卡諾圖表6-13中。表6-12D0000000011111111A0000111100001111B0011001100110011C0101010101010101Z0000000100010111表6-13DABC000111100001111111101由卡諾圖得出邏輯表達式，并演化成“與非”形式依照邏輯表達式畫出用“與非門”構成邏輯電路如圖6-30所示。圖6-30表決電路邏輯圖用實驗驗證邏輯功能在實驗裝置恰當位置選定三個14P插座，按照集成塊定位標記插好集成塊CC4012。按圖6-4-2接線，輸入端A、B、C、D接到邏輯開關輸出插口，輸出端Z接邏輯電平顯示輸入插口，按真值表（自擬）規(guī)定，逐次變化輸入變量，測量相應輸出值，驗證邏輯功能，與表6-4-1進行比較，驗證所設計邏輯電路與否符合規(guī)定。3、實驗設備與器件＋5V直流電源、邏輯電平開關、邏輯電平顯示屏、直流數字電壓表、CC40112(74LS00)CC40123(74LS20)、CC4030(74LS86)、CC4081(74LS08)、74LS542(CC4085)CC4001(74LS024、實驗內容（1）設計用與非門及用異或門、與門構成半加器電路。規(guī)定按本文所述設計環(huán)節(jié)進行，直到測試電路邏輯功