全國版高考物理一輪復習第8章電場32帶電粒子在電場中的綜合問題習題課件

《計算機組成原理》

系

統(tǒng)

總

運算器

控制器

接口與通信

輸入/輸出設備

第一頁，編輯于星期三：七點三十七分?！队嬎銠C組成原理》系統(tǒng)大綱要求

一、存儲器的分類：包括各種不同的分類方式，不同存儲器的對比

二、存儲器的層次化結構：理解Cache-主存-外存的層次結構設計原理和目的

三、半導體隨機存取存儲器：SRAM存儲器與DRAM存儲器的工作原理

（注意DRAM刷新相關問題，以及SRAM和DRAM的對比）

四、只讀存儲器：知道有PROM、EPROM、EEPROM等不同種類的ROM識記

理解

掌握

了解

五、主存與CPU的連接：這是解決主存擴展問題的基礎

六、雙口RAM和多模塊存儲器

七、高速緩沖存儲器（Cache）

1、程序訪問的局部性原理（選擇題點）

2、Cache的基本工作原理（要熟練掌握）

3、Cache和主存之間的映射方式

（不同映射方式的對比，以及相關的計算，綜合應用題點）

4、Cache中主存塊的替換算法（理解不同的替換算法的思想）

5、Cache寫策略（了解寫直達和回寫的原理和目的）

八、虛擬存儲器

1、虛擬存儲器的基本概念2、頁式虛擬存儲器

3、段式虛擬存儲器4、段頁式虛擬存儲器5、TLB（快表）

（注意虛擬地址和物理地址的轉換問題，如何查段表和頁表；TLB的原理和作用；平均訪問時間的計算等。）

熟練掌握

掌握

熟練掌握

了解

第二頁，編輯于星期三：七點三十七分。大綱要求一、存儲器的分類：包括各種不同的分類方式，不同存儲復習目標

1、了解存儲器的種類，理解各類存儲器的工作原理，掌握相關技術指標；

2、理解存儲器系統(tǒng)的層次結構，Cache——主存和主存——輔存層次的作用

及程序訪問的局部性原理與存儲系統(tǒng)層次結構的關系，并能熟練進行相關

分析和計算；

3、理解半導體存儲芯片的外特性以及與CPU的鏈接；能夠根據(jù)給定存儲芯片

及要求進行主存設計；

4、了解提高存儲器訪問速度的各種技術；了解雙扣RAM和多模塊存儲器；掌

握高位交叉和低位交叉多模塊存儲器的相關計算；

5、理解Cache的基本工作原理，理解Cache的三種映射方法并掌握相關計

算；理解Cache的替換算法及寫策略；

6、了解虛擬存儲器的基本概念及其三種常見的實現(xiàn)方式——頁式、段式、段

頁式虛擬存儲器的原理及優(yōu)缺點。

重難點提示

1、存儲器的設計，根據(jù)給定的存儲器芯片及要求進行主存設計，并畫出鏈接圖；

2、Cache的三種不同映射方式，Cache的替換策略及相關計算，Cache的寫策略；

3、虛擬存儲器的三種常見實現(xiàn)方式的優(yōu)缺點，頁表，段表等的原理及其優(yōu)化方法，

以及相關計算。

第三頁，編輯于星期三：七點三十七分。復習目標1、了解存儲器的種類，理解各類存儲器的工作原理，掌存儲器的基本結構

(功能

——

結構)

存儲器功能：存放程序和數(shù)據(jù)裝置，并滿足計算機在執(zhí)行過程中能夠隨

機訪問這些程序和數(shù)據(jù)。

設計思路：

存放

數(shù)據(jù)（一個一個的存?。?/p>

程序（一條一條的存?。?/p>

設置一個存儲體，并將存儲體分成若干個存儲單元。

訪問

存（寫入）

取（讀出）

按地址訪問

地址放哪？

將每個存儲單元賦予編碼（單元地址）

設置

“地址寄存器”MAR在地址寄存器和存儲體之間是否加

地址譯碼器？

決定于地址給出方式：直接給出/編碼給出

編碼給出（加地址譯碼器）

第四頁，編輯于星期三：七點三十七分。存儲器的基本結構(功能——結構)0/10/10/10/10001001001001000存儲單元

存儲單元

存儲單元

存儲單元

存儲單元

存儲單元

存儲單元

存儲單元

0/10/10/10/14輸入

~16輸出

譯

碼

器

0000000100100011010001010110011110001001101010111100110111101111存儲單元

存儲單元

存儲單元

存儲單元

存儲單元

存儲單元

存儲單元

存儲單元

存儲單元

存儲單元

存儲單元

存儲單元

第五頁，編輯于星期三：七點三十七分。0/10/10/10/1000100100100存儲器的基本結構

設計思路：

存

取

存在兩個問題

數(shù)據(jù)存放

操作區(qū)分

為讀出和寫入的數(shù)據(jù)設置

“數(shù)據(jù)緩沖寄存器”MDR加讀寫控制線路（R/W控制）

存儲器基本結構：

存儲體（由存儲單元構成）

地址寄存器

地址譯碼器

數(shù)據(jù)緩沖寄存器

讀寫控制線路

第六頁，編輯于星期三：七點三十七分。存儲器的基本結構存儲器的基本結構P72讀

寫

電

路

數(shù)據(jù)

緩沖

寄存器

MDR數(shù)據(jù)總線

存儲體

…

驅動器

…

控制電路

存儲器基本結構：

存儲體

地址寄存器

地址譯碼器

數(shù)據(jù)緩沖寄存器

讀寫控制線路

譯碼器

…

地址寄存器MAR地址總線

讀

寫

先送地址

后讀寫數(shù)據(jù)

…

…

第七頁，編輯于星期三：七點三十七分。存儲器的基本結構P72第四章

存儲器

1、存儲器的分類

2、存儲器的層次結構（三級存儲系統(tǒng)）

3、主存儲器（內存Mainmemory）

4、高速緩沖存儲器（Cache）

5、虛擬存儲器（VirtualMemory）

6、相聯(lián)存儲器（了解）

第八頁，編輯于星期三：七點三十七分。第四章存儲器1、存儲器的分類2、存儲器的層次結構（三1、存儲器的分類

在電路中，一個觸發(fā)器能存儲一位二進制代碼。

一個觸發(fā)器電路稱為一個存儲元（存儲位），是存儲器中的最小單位。

若干個存儲元組成一個存儲單元，多個存儲單元組成存儲器。

根據(jù)存儲元件的性能及使用方法不同，存儲器有各種不同的分類方法:

存儲介質

存取方式

作用

半導體存儲器

只讀存儲器ROM

隨機讀寫存儲器RAM磁性存儲器

光存儲器

隨機存取

主存儲器

輔助存儲器

高速緩沖存儲器

串行存取

第九頁，編輯于星期三：七點三十七分。1、存儲器的分類在電路中，一個觸發(fā)器能存儲一位二進制代碼。1、存儲器的分類

1、按存儲介質分：

半導體存儲器（易失）：

用半導體器件組成的存儲器（內存）。

半導體存儲器又有雙極型與MOS型兩種類型。

雙極型存儲器速度快，MOS型存儲器容量大

磁性存儲器（不易失）：磁芯存儲器（硬盤）、磁表面存儲器（磁帶）。

光盤存儲器（不易失）：光敏材料（光盤）。

2、按存取方式分：

存取時間與物理地址無關（隨機訪問）：隨機讀寫存儲器RAM、

只讀存儲器ROM

存取時間與物理地址有關（串行訪問）：順序存取存儲器（磁帶）

直接存取存儲器（磁盤）

隨機讀寫存儲器(RAM)：在程序執(zhí)行過程中可讀可寫。

只讀存儲器(ROM)：在程序執(zhí)行過程中只讀。

第十頁，編輯于星期三：七點三十七分。1、存儲器的分類1、按存儲介質分：半導體存儲器1、存儲器的分類

3、按在計算機中的作用分類

RAM主存儲器

DRAM動態(tài)

SRAM靜態(tài)

4.1ROM存

儲

器

高速緩沖存儲器（Cache）

MROM（掩膜ROM）

PROM（一次可編程ROM）

EPROM（可擦除可編程ROM）

VERPROM（紫外線擦除）

EEPROM（電擦除）

FLASHMemory

閃速存儲器

輔助存儲器

（磁盤、磁帶、光盤）

第十一頁，編輯于星期三：七點三十七分。1、存儲器的分類3、按在計算機中的作用分類RAM主第四章

存儲器

1、存儲器的分類

2、存儲器的層次結構（三級存儲系統(tǒng)）

3、主存儲器（內存Mainmemory）

4、高速緩沖存儲器（Cache）

5、虛擬存儲器（VirtualMemory）

6、相聯(lián)存儲器（了解）

輔助存儲器

第十二頁，編輯于星期三：七點三十七分。第四章存儲器1、存儲器的分類2、存儲器的層次結構（三2、存儲器的層次結構

用途：存儲器是計算機中用于存儲程序和數(shù)據(jù)的重要部件。

對其要求：

盡可能

快

的

讀寫速度、

盡可能

大

的

存儲容量、

盡可能

低

的

成本費用。

怎樣才能同時實現(xiàn)這些要求呢？顯然用一種存儲介質是不行的。

因此在現(xiàn)代計算機系統(tǒng)中，用多級存儲器把要用的程序和數(shù)據(jù)，按其

使用的緊迫程度分段調入存儲容量不同、運行速度不同的存儲器中。

由高速緩沖存儲器、主存儲器、輔助存儲器組成三級結構的存儲器，

由硬軟件系統(tǒng)統(tǒng)一調度、統(tǒng)一管理。

第十三頁，編輯于星期三：七點三十七分。2、存儲器的層次結構用途：存儲器是計算機中用于存儲程序和數(shù)2、存儲器的層次結構

名稱

高速緩沖存儲器

主存儲器

輔助存儲器

簡稱

用途

特點

高速臨時存取指令和數(shù)據(jù)

存取速度快，

Cache（半導體存儲器）

但存儲容量小

主存

/內存

輔存

存放計算機運行期間的大存取速度較快，

量程序和數(shù)據(jù)

存儲容量不大

（半導體存儲器）

持久存放系統(tǒng)程序和大型存取速度慢，

數(shù)據(jù)文件及數(shù)據(jù)庫

存儲容量大。

高速緩沖存儲器也有兩種：

一是在CPU內部（一級CACHE、二級CACHE）。

CPU通過內部總線對其進行讀/寫操作。

一是在CPU外，主板上

CPU通過存儲器總線對其進行讀/寫操作。

內部有Cache的CPU比較貴，因為Cache需要占用大量的晶體管，是CPU晶體管總數(shù)中占得最多的一個部分，高容量的Cache成本相當高！

所以Intel和AMD都是以L2容量的差異來作為高端和低端產品的分界標準。

第十四頁，編輯于星期三：七點三十七分。2、存儲器的層次結構名稱高速緩沖存儲器主存儲器輔助存1、存儲器的層次結構

三級結構的存儲器系統(tǒng)，是圍繞主存儲器（內存）來組織和運行的。

就是說，設計與運行程序是針對主存儲器進行的，充分表明主存儲器

在計算機系統(tǒng)中舉足輕重的地位。

CPU不能直接訪問輔助存儲器，程序與數(shù)據(jù)調入內存后CPU才能進行

處理，內存和CACHE交換數(shù)據(jù)和指令，CACHE再和CPU打交道。

輔助存儲器

Cache第十五頁，編輯于星期三：七點三十七分。1、存儲器的層次結構三級結構的存儲器系統(tǒng)，是圍繞主存儲器（1、存儲器的層次結構

1s(秒)=1000ms(毫秒)1ms=1000μs(微秒)1μs=1000ns(納秒)4.1200ns主存

ms輔存

（容量）

主存

—

輔存

層次

10nsCPU20ns緩存

（速度）

緩存

—

主存

層次

CPU寄存器

高速緩存

主存

輔助存儲器

CPU主機速度

容量

價格

小

高

快

慢

大

低

第十六頁，編輯于星期三：七點三十七分。1、存儲器的層次結構1s(秒)=1000ms(毫秒)1、存儲器的層次結構

多級存儲系統(tǒng)可以實現(xiàn)的前提:

程序運行時的局部性。

時間局部性：

在一小段時間內，最近被訪問過的程序和數(shù)據(jù)很可能再次被訪問。

空間局部性：

在空間上，這些被頻繁訪問的程序和數(shù)據(jù)往往集中在一小片存儲區(qū)。

訪問順序局部性：

在訪問順序上，指令順序執(zhí)行比轉移執(zhí)行的可能性大（約5:1）

如果按照使用的緊迫與頻繁程度，合理的把程序和數(shù)據(jù)分配在不同的

存儲介質中。選用生產與運行成本不同、存儲容量不同、讀寫速度不

同的多種存儲介質，組成一個統(tǒng)一的存儲器系統(tǒng)，使每種介質都處于

不同的地位，起到不同的作用，充分發(fā)揮各自在速度、容量、成本方

面的優(yōu)勢，從而達到最優(yōu)性能價格比。

例如：用容量最小、速度最快的SRAM芯片組成CACHE，

用容量較大、速度適中的DRAM芯片組成主存儲器（核心）

用容量特大、速度極慢的磁盤設備構成輔助存儲器。

第十七頁，編輯于星期三：七點三十七分。1、存儲器的層次結構多級存儲系統(tǒng)可以實現(xiàn)的前提:程序運行1、存儲器的層次結構

層次存儲系統(tǒng)遵循的原則：

1）一致性原則：

處于不同存儲器中的同一個數(shù)據(jù)應保持相同的值。

2）包含性原則：

處在內層（距離CPU近）的數(shù)據(jù)一定被包含在其外層的

存儲器中，反之則不成立。

（即內層存儲器中的全部數(shù)據(jù)，是其相鄰外層存儲器中一

部分數(shù)據(jù)的復制品。）

第十八頁，編輯于星期三：七點三十七分。1、存儲器的層次結構層次存儲系統(tǒng)遵循的原則：1）一致性第四章

存儲器

1、存儲器的分類

2、存儲器的層次結構（三級存儲系統(tǒng)）

3、主存儲器（內存Mainmemory）

4、高速緩沖存儲器（Cache）

5、虛擬存儲器（VirtualMemory）

6、相聯(lián)存儲器（了解）

輔助存儲器

第十九頁，編輯于星期三：七點三十七分。第四章存儲器1、存儲器的分類2、存儲器的層次結構（三3、主存儲器（內存）

3.1、主存儲器概述

3.2、主存儲器構成

3.2.1、位單元構成（RAM,ROM）

3.2.2、地址譯碼（單向、雙向）

3.2.3、主存儲器組成（芯片封裝）

存儲位

存儲單元

存儲器

第二十頁，編輯于星期三：七點三十七分。3、主存儲器（內存）3.1、主存儲器概述3.2、主存儲器3.1、主存儲器概述

主存儲器的構成：

RAM（隨機讀寫存儲器）

SRAM（靜態(tài)RAM）:靜態(tài)RAM分雙極型和MOS型兩類。

半導體

DRAM（動態(tài)RAM）:動態(tài)RAM只有MOS型。

存儲器

ROM（只讀存儲器）

MROM（掩膜ROM）

PROM（一次可編程ROM）

EPROM（可擦除可編程ROM）

VERPROM（紫外線擦除）

EEPROM（電擦除）

FLASHMemory（閃速存儲器）

雙極型SRAM存儲器：

存取速度快、集成度低、位平均功耗高，小容量主存。

MOS型DRAM存儲器：存取速度慢、集成度高、位平均功耗低，大容量主存。

第二十一頁，編輯于星期三：七點三十七分。3.1、主存儲器概述主存儲器的構成：RAM（隨機讀寫存3.1、主存儲器概述

主存在計算機中存儲正在運行的程序和數(shù)據(jù)（或一部分）的部件。

主存通過地址、數(shù)據(jù)、控制三類總線與CPU等其他部件連通。

地址總線AddressBus:

傳送地址

它的位數(shù)決定了可訪問的最大內存空間。

(例如：k=32位地址訪問4G的主存空間)

數(shù)據(jù)總線DataBus:

傳送數(shù)據(jù)n=64位

它的位數(shù)與工作頻率的乘積正比于最高數(shù)

據(jù)讀寫量。

控制總線ControlBus:

指出總線周期的類型和本次讀寫操作完成

的時刻。

第二十二頁，編輯于星期三：七點三十七分。3.1、主存儲器概述主存在計算機中存儲正在運行的程序和數(shù)據(jù)3.1、主存儲器概述

主存儲器的性能指標：存儲容量、存取時間、存儲周期、存儲器帶寬。

指標含義

表現(xiàn)

單位

字數(shù)，字節(jié)數(shù)

主存的容量

一個字節(jié)=8位

存儲容量

在一個存儲器中可以容納的存儲單元總數(shù)。

一個字=16位

1KB=210B一次讀（寫）操作命令發(fā)出到該操作完成，存取時間

將數(shù)據(jù)讀入（取出）數(shù)據(jù)緩沖器所經(jīng)歷的主存的速度

ｎｓ納秒

時間。

存儲周期

存儲器

帶寬

連續(xù)啟動兩次存儲操作所需間隔的最小時間。

單位時間里存儲器所存取的數(shù)據(jù)總量。（衡量數(shù)據(jù)傳輸速率的重要技術指標）

主存的速度

ｎｓ納秒

主存的速度

字節(jié)/秒

1s(秒)=1000ms(毫秒)1ms=1000μs(微秒)1μs=1000ns(納秒)第二十三頁，編輯于星期三：七點三十七分。3.1、主存儲器概述主存儲器的性能指標：存儲容量、存取時間3、主存儲器

3.1、主存儲器概述

3.2、主存儲器構成

3.2.1、位單元構成（RAM、ROM）

3.2.2、地址譯碼（單向、雙向）

3.2.3、主存儲器組成（芯片封裝）

存儲位

存儲單元

存儲器

第二十四頁，編輯于星期三：七點三十七分。3、主存儲器3.1、主存儲器概述3.2、主存儲器構成Review：晶體三極管與反相電路

三極管：集電極、發(fā)射極、基極

（在半導體的基體上經(jīng)過加工生產出來，

大體上等于一個電子開關。）

+Vcc電源

+Vcc(+5V)

電阻

基極

輸入高電平>0.7V

（三極管導通）

電流通過電阻，從集電極流向發(fā)射極

輸出

集電極

輸出

集電極與發(fā)射極之間電壓差接近0V。

輸入

輸入

所以集電極輸出電平為0V，

基極

基極

輸入低電平=0V（三極管截止）

發(fā)射極

電流不能通過集電極流向發(fā)射極

集電極與發(fā)射極之間電壓差高，比如>4V，

所以集電極輸出電平為4V。

接地

接地

兩個反相器

三極管構成了一個反相器電路，完成邏輯取反功能。

反相器電路是構成其他邏輯線路的基礎內容。

重點

第二十五頁，編輯于星期三：七點三十七分。Review：晶體三極管與反相電路三極管：集電極、發(fā)射極、3.2.1、位單元構成

1）靜態(tài)隨機存儲器SRAM的位存儲單元

存儲機理：利用雙穩(wěn)態(tài)觸發(fā)器保存數(shù)據(jù)（0或1）。

地址線

Z=1

存1：T1通、T2止

數(shù)據(jù)線

存0：T1止、T2通

數(shù)據(jù)線

字線Z：連地址線

位線W：連數(shù)據(jù)線

W=1讀0W=1讀1

寫0

寫1

分析：

六管靜態(tài)位單元

（1）保持數(shù)據(jù)：不送地址信號（Z=0，T5T6截止）

（2）讀出：送地址（Z=1,T5T6導通），發(fā)讀命令

（3）寫入：送地址（Z=1,T5T6導通），送數(shù)據(jù)（W=0/1），發(fā)寫命令

SRAM：容量小、存取速度快、靜態(tài)（不需要刷新電路保持數(shù)據(jù)）（小容量Cache）

第二十六頁，編輯于星期三：七點三十七分。3.2.1、位單元構成1）靜態(tài)隨機存儲器SRAM的位存3.2.1、位單元構成

2）動態(tài)隨機存儲器DRAM的位存儲單元

存儲機理：利用MOS電路中柵板電容保存數(shù)據(jù)。

地址線

Z=1W=1

存1：電容有電荷

存0：電容無電荷

讀1寫1

字線Z：連地址線

位線W：連數(shù)據(jù)線

+

-

單管動態(tài)位單元

分析：

（1）保持信息：不送地址信號（Z=0，T截止）

（2）讀出：送地址（Z=1，T導通），發(fā)讀命令

（3）寫入：送地址（Z=1，T導通），送數(shù)據(jù)（W=0/1），發(fā)寫命令

DRAM：容量大、存取速度慢、動態(tài)（需要刷新電路保持數(shù)據(jù)）（大容量內存）

第二十七頁，編輯于星期三：七點三十七分。3.2.1、位單元構成2）動態(tài)隨機存儲器DRAM的位存3.2.1、位單元構成

3）只讀存儲器ROM的位存儲單元

導通

讀0

有電流

生產的時候存1就燒斷。

可通過不同技術實現(xiàn)改寫，

使得該處可連接/斷開。

ROM位單元示意圖

第二十八頁，編輯于星期三：七點三十七分。3.2.1、位單元構成3）只讀存儲器ROM的位存儲單元3、主存儲器

3.1、主存儲器概述

3.2、主存儲器構成

3.2.1、位單元構成（RAM、ROM）

3.2.2、地址譯碼（單向、雙向）

3.2.3、主存儲器組成（芯片封裝）

存儲位

存儲單元

通過地址譯碼

尋找存儲單元

存儲器

第二十九頁，編輯于星期三：七點三十七分。3、主存儲器3.1、主存儲器概述3.2、主存儲器構成3.2.2、地址譯碼

地址譯碼器：把地址線送來的信號翻譯成對應存儲單元的選擇信號。

單譯碼

適用于小容量存儲器

一個譯碼器

雙譯碼

適用于大容量存儲器

X方向和方Y向兩個譯碼器

單譯碼：（字結構存儲器）

32條字線W0-W31。

某字線被選中時，同一行中的各位b0-b7都被選中，由讀/寫電路對一存儲單元一并進行讀寫操作。

第三十頁，編輯于星期三：七點三十七分。3.2.2、地址譯碼地址譯碼器：把地址線送來的信號翻譯成對3.2.2、地址譯碼

雙譯碼：（位結構存儲器）

把K位地址線分成接近相等的兩段，

一段為水平方向X地址線，

供X地址譯碼器譯碼，

一段為垂直方向Y地址線，

供Y地址譯碼器譯碼。

X和Y兩個方向選擇線的

交叉點選中某一存儲位。

目前大容量存儲器都采用雙向譯碼方式。

雙譯碼比單譯碼使用的字線少很多,為什么？

例如12位地址線：雙64+64=128根<單4096根

第三十一頁，編輯于星期三：七點三十七分。3.2.2、地址譯碼雙譯碼：（位結構存儲器）把K位地址3、主存儲器

3.1、主存儲器概述

3.2、主存儲器構成

3.2.1、位單元構成（RAM、ROM）

3.2.2、地址譯碼（單向、雙向）

3.2.3、主存儲器組成（芯片封裝）

存儲位

存儲單元

存儲器

第三十二頁，編輯于星期三：七點三十七分。3、主存儲器3.1、主存儲器概述3.2、主存儲器構成地

址

信

號

線

地址信號線

存儲器的封裝（藍色的封裝方式，芯片的引腳太多）

第三十三頁，編輯于星期三：七點三十七分。地址信號線地址信號線存儲器的封裝（藍色的封裝方式3.2.3、主存儲器組成

靜態(tài)存儲器的封裝

A6A5A4A3A0A1A2CSGND118217316415Intel5142114613712811910(a)VCCA7A8A9I/O1I/O2I/O3I/O4WEA0A1I/O1A2A3I/O2IntelA42114A5I/O3A6A7I/O4A8數(shù)據(jù)線

A9WECS地址線

讀寫

片選

信號

信號

(b)Intel2114引腳及邏輯符號

(a)引腳(b)邏輯符號

第三十四頁，編輯于星期三：七點三十七分。3.2.3、主存儲器組成靜態(tài)存儲器的封裝A6A5A4A33.2.3、主存儲器組成

存儲器的內部數(shù)據(jù)通過輸入/輸出和三態(tài)門電路與數(shù)據(jù)總線相連。

由片選信號/CS和讀寫信號/WE一起來控制三態(tài)門。

寫入：CS=1，/W=0，從數(shù)據(jù)總線寫入數(shù)據(jù)到存儲器。

讀出：CS=1，/W=1，由存儲器讀出數(shù)據(jù)到數(shù)據(jù)總線上。

注意：讀操作與寫操作是分時進行的，讀時不能寫，寫時不能讀，

輸入三態(tài)門與輸出三態(tài)門互鎖，因而數(shù)據(jù)總線上的信號不沖突。

地址線

Z=1011111第三十五頁，編輯于星期三：七點三十七分。3.2.3、主存儲器組成存儲器的內部數(shù)據(jù)通過輸入/輸出和三3.2.3、主存儲器組成

一個SRAM存儲器由：存儲體、讀寫電路、地址譯碼、控制電路等組成。

讀寫信號

片選信號

第三十六頁，編輯于星期三：七點三十七分。3.2.3、主存儲器組成一個SRAM存儲器由：存儲體、讀3.2.3、主存儲器組成

存儲體（存儲矩陣）：存儲單元的集合，通常用X地址線和Y地址線

的交叉點選擇所需的存儲單元。

地址譯碼器：將二進制代碼表示的地址轉換成輸出端的高電位，用來

驅動相應的讀寫電路，以便選擇所要訪問的存儲單元。

驅動器:

雙譯碼結構中，在譯碼器輸出后加驅動器，驅動掛在各條

X方向選擇線上的所有存儲元電路。

I/O電路：處于數(shù)據(jù)總線和被選用的存儲單元之間，控制被選中的存儲

單元讀出或寫入，并放大數(shù)據(jù)信號。

片選信號/CS:

在選擇地址時，首先要選片，只有當片選信號有效時，

該存儲芯片所連的地址線才有效。

輸出驅動電路:為了擴展存儲器的容量，常需要將幾個芯片的數(shù)據(jù)線并聯(lián)

使用；另外存儲器的讀出數(shù)據(jù)或寫入數(shù)據(jù)都放在雙向的數(shù)

據(jù)總線上。這就用到三態(tài)輸出緩沖器。

第三十七頁，編輯于星期三：七點三十七分。3.2.3、主存儲器組成存儲體（存儲矩陣）：存儲單元的集合1K=210=10248K=21316K=214見K就+10例：某RAM芯片，其存儲容量為16K*8位，問：

（1）該芯片引出線的最小數(shù)目應為多少（不考慮電源線、地線）？

（2）存儲器芯片的地址范圍是什么？

解：

（1）16K=214，所以地址線14根，字長8位，所以數(shù)據(jù)線8根，

加上芯片的片選信號線、讀寫控制信號線、

該芯片引出線最少：14+8+1+1=24條。

（2）存儲器芯片的地址范圍

0000H~3FFFH

1011000000H3FFFH10第三十八頁，編輯于星期三：七點三十七分。1K=210=10248K=21316K=2143、主存儲器

3.1、主存儲器概述

3.2、主存儲器構成

3.2.1、位單元構成（RAM、ROM）

3.2.2、地址譯碼（單向，雙向）

3.2.3、主存儲器組成（芯片封裝）

3.3、主存儲器擴展

3.3.1、位擴展（數(shù)據(jù)線擴充）

3.3.2、字擴展（地址線擴充）

3.3.3、位字擴展（先位后字）

位方向

內存條就由多個存儲芯片的擴展而第三十九頁，編輯于星期三：七點三十七分。3、主存儲器3.1、主存儲器概述3.2、主存儲器構成3.3.1、位擴展

1K=210=10248K=21316K=214見K就+10字線(地址線)×

位線(數(shù)據(jù)線)由于目前生產的存儲器，單片的容量很有限，它在字數(shù)或字長方面與實

際存儲器的要求都有很大差距，需要在字向和位向進行擴充才能滿足需

要。所以，現(xiàn)在的內存條是由幾片存儲芯片組成。

1)位擴展：用多個存儲器芯片對字長進行擴充。

兩個

16K×

4擴充到

16K×

8

地址線14條（A0-A13）

所有A0并連，

所有A1并連，

…

數(shù)據(jù)線8條（D0-D7）

片選信號并連

讀寫信號并連

片選

讀寫

第四十頁，編輯于星期三：七點三十七分。3.3.1、位擴展1K=210=10248K=2133.3.1、位擴展

位擴展后：兩片16K×4芯片成一16K×8芯片

1K=210=10248K=21316K=214見K+10起始地址0000：000000000000000000000000000100000000000010

……

終止地址3FFF：11111111111111第四十一頁，編輯于星期三：七點三十七分。3.3.1、位擴展位擴展后：兩片16K×4芯片成一16K×3、主存儲器

3.1、主存儲器概述

3.2、主存儲器構成

3.2.1、位單元構成（RAM、ROM）

3.2