數(shù)字電子技術基礎第三章教材

概述第3章組合邏輯電路組合邏輯電路中的競爭冒險加法器和數(shù)值比較器數(shù)據(jù)選擇器與數(shù)據(jù)分配器譯碼器編碼器組合邏輯電路的分析和設計方法本章小結主要要求：

掌握組合邏輯電路和時序邏輯電路的概念。

了解組合邏輯電路的特點與描述方法。3.1

概述一、組合邏輯電路的概念指任何時刻的輸出僅取決于該時刻輸入信號的組合，而與電路原有的狀態(tài)無關的電路。

數(shù)字電路根據(jù)邏輯功能特點的不同分為組合邏輯電路時序邏輯電路指任何時刻的輸出不僅取決于該時刻輸入信號的組合，而且與電路原有的狀態(tài)有關的電路。二、組合邏輯電路的特點與描述方法組合邏輯電路的邏輯功能特點：沒有存儲和記憶作用。

組合電路的組成特點：

由門電路構成，不含記憶單元，只存在從輸入到輸出的通路，沒有反饋回路。組合電路的描述方法主要有邏輯表達式、真值表、卡諾圖和邏輯圖等。主要要求：理解組合邏輯電路分析與設計的基本方法。熟練掌握邏輯功能的邏輯表達式、真值表、卡諾圖和邏輯圖表示法及其相互轉(zhuǎn)換。3.2

組合邏輯電路的

分析方法和設計方法3.2.1組合邏輯電路的基本分析方法分析思路：基本步驟：根據(jù)給定邏輯電路，找出輸出輸入間的邏輯關系，從而確定電路的邏輯功能。根據(jù)給定邏輯圖寫出輸出邏輯式，并進行必要的化簡列真值表分析邏輯功能[例]分析下圖所示邏輯電路的功能。解：(1)寫出輸出邏輯函數(shù)式ABCYY1YY1001010100111(3)分析邏輯功能(2)列邏輯函數(shù)真值表111011101001110010100000YCBA輸出輸入01010000111100001111根據(jù)異或功能可列出真值表如右表；也可先求標準與或式，然后得真值表。后者是分析電路的常用方法，下面介紹之。通過分析真值表特點來說明功能。

A、B、C三個輸入變量中，有奇數(shù)個1時，輸出為1，否則輸出為0。因此，圖示電路為三位判奇電路，又稱奇校驗電路。0101001100111111初學者一般從輸入向輸出逐級寫出各個門的輸出邏輯式。熟練后可從輸出向輸入直接推出整個電路的輸出邏輯式。由Si表達式可知，當輸入有奇數(shù)個1時，Si

=1，否則Si=0。[例]分析下圖電路的邏輯功能。解：(2)列真值表(1)寫出輸出邏輯函數(shù)式AiBiCi-1CiSiAiBiCi-10100011110

1

1

1

1111011101001110010100000CiSiCi-1BiAi輸出輸入11110000由Ci-1表達式可畫出其卡諾圖為：11101000可列出真值表為(3)分析邏輯功能將兩個一位二進制數(shù)Ai、Bi

與低位來的進

位Ci-1相加，Si為本位和，Ci為向高位產(chǎn)生的

進位。這種功能的電路稱為全加器。3.2.2組合邏輯電路的基本設計方法設計思路：基本步驟：分析給定邏輯要求，設計出能實現(xiàn)該功能的組合邏輯電路。分析設計要求并列出真值表→求最簡輸出邏輯式→畫邏輯圖→工藝設計。首先分析給定問題，弄清楚輸入變量和輸出變量是哪些，并規(guī)定它們的符號與邏輯取值(即規(guī)定它們何時取值0，何時取值1)

。然后分析輸出變量和輸入變量間的邏輯關系，列出真值表。根據(jù)真值表用代數(shù)法或卡諾圖法求最簡與或式，然后根據(jù)題中對門電路類型的要求，將最簡與或式變換為與門類型對應的最簡式。下面通過例題學習如何設計組合邏輯電路

(一)單輸出組合邏輯電路設計舉例[例]設計一個A、B、C三人表決電路。當表決某個提案時，多數(shù)人同意，則提案通過，但A具有否決權。用與非門實現(xiàn)。解：(1)分析設計要求，列出真值表設A、B、C

同意提案時取值為1，不同意時取值為0；Y表示表決結果，提案通過則取值為1，否則取值為0?？傻谜嬷当砣缬?。A、B、C三人表決電路多數(shù)人同意，則提案通過，但A具有否決權111011101001110010100000YCBA輸出輸入0000000011111111110(2)化簡輸出函數(shù)Y=AC+ABABC0100011110

1

1

1

0

0

0

0

0用與非門實現(xiàn)，并求最簡與非式=AC+AB=AC·AB(3)根據(jù)輸出邏輯式畫邏輯圖YABCY=AC·AB[例]設計一個監(jiān)視交通信號燈工作狀態(tài)的邏輯電路。

(二)多輸出組合邏輯電路設計舉例BiAi輸入CiSi輸出相加的兩個數(shù)本位和向高位的進位解：(2)

求最簡輸出函數(shù)式Ci

=Ai

Bi(3)

畫邏輯圖10110101011000111BiAi輸入CiSi輸出00[例]試設計半加器電路。將兩個

1位二進制數(shù)相加，而不考慮低位進位的運算電路，稱為半加器。SiCiAiBi(1)分析設計要求，列真值表。半加器電路能用與非門實現(xiàn)嗎？用與非門實現(xiàn)的半加器電路為AiBiSiCi1

iiiBAC=iiiiiBABAS+=iiiiiiABABBA.=此式雖非最簡，但這樣可利用

Ci中的信號

AiBi，省去實現(xiàn)

Ai和

Bi的兩個非門，從而使整體電路最簡。象前面所講的用數(shù)字電路實現(xiàn)的一些數(shù)學關系如：Y=X2，Y=2X+3等都是多輸出的組合邏輯電路。理解編碼的概念。

理解常用編碼器的類型、邏輯功能和使用方法。3.3常用若干組合邏輯電路3.3.1編碼器一、編碼器的概念與類型編碼將具有特定含義的信息編成相應二進制代碼的過程。實現(xiàn)編碼功能的電路編碼器(即Encoder)

被編信號二進制代碼編碼器編碼器二進制編碼器二-十進制編碼器

優(yōu)先編碼器

普通編碼器為什么要進行編碼？為了節(jié)約計算機的資源。編碼器的輸入、輸出之間應滿足如下關系：需要編碼的信息量二進制數(shù)的位數(shù)二、二進制編碼器由上式可列出真值表為原碼輸出Y0=I1·I3·I5·I71111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0輸出輸入被編信號高電平有效。要求：輸入信號有8個，被編信號高電平有效，原碼輸出。用n位二進制數(shù)碼對2n個輸入信號進行編碼的電路。

二、二進制編碼器Y0=I1·I3·I5·I7Y2=I4·I5·I6·I7Y1=I2·I3·I6·I7I1I2I3I4I5I6I7Y0Y1Y23位二進制編碼器由真值表得到表達式如下：畫電路圖I1I2I3I4I5I6I7Y0Y1Y2I8I9Y310線

–4線編碼器原碼輸出10011000000000000101000000001110001000000001100001000000101000001000000010000001000011000000001000010000000001001000000000001000000000000001Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1I0輸出輸入被編信號高電平有效三、二－十進制編碼器普通的編碼器存在的問題：每一時刻只有一個信息有效，當輸入信息中出現(xiàn)不該出現(xiàn)的組合時，輸出混亂。優(yōu)先編碼器允許同時輸入兩個以上編碼信號。不過在設計編碼器時已經(jīng)將所有的輸入信號按優(yōu)先順序排了隊，當幾個輸入信號同時出現(xiàn)時，只對其中優(yōu)先權最高的一個進行編碼。為何要使用優(yōu)先編碼器？四、優(yōu)先編碼器

(即

PriorityEncoder)

1111000000001101000000101001000000010001000011000001000010000001001000000001000000000001Y0Y1Y2I7I6I5I4I3I2I1I0輸出輸入允許同時輸入數(shù)個編碼信號，并只對其中優(yōu)先權最高的信號進行編碼輸出的電路。普通編碼器在任何時刻只允許一個輸入端請求編碼，否則輸出發(fā)生混亂。以8線—3線優(yōu)先編碼器為例下圖是8線—3線優(yōu)先編碼器74LS148的邏輯圖圖3.3.38線－3線優(yōu)先編碼器74LS148的邏輯圖輸入和輸出均以低電平作為有效信號得到表達式為：為了擴展電路的功能和增加使用的靈活性，在74LS148的邏輯電路中附加了由門G1、G2和G3組成的控制電路。(1)為選通輸入端，在時，編碼器才正常工作；而在時，所有的輸出均被封鎖為高電平。只有當所有的編碼輸入端都是高電平（即沒有編碼輸入），而且S=1時，才是低電平。因此表示“電路工作，但無編碼輸入”。只要有任何一個編碼輸入端有低電平信號輸入，且S=1，

即為低電平，因此的低電平信號表示“電路工作，而且有編碼輸入”。(2)(3)例：試用兩片74LS148接成16線-4線編碼器，將16個低電平輸入信號編為0000~111116個4位二進制代碼。其中的優(yōu)先權最高，的優(yōu)先權最低。圖3.3.4用兩片74LS148接成的16線－4線優(yōu)先編碼器CT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9二

-

十進制優(yōu)先編碼器

CT74LS147

I9=1，I8=0時，不論I0~I7為0還是

1，電路只對I8進行編碼，輸出反碼0111。反碼輸出被編信號輸入，(省略了I0)，低電平有效。0111111111110101111111110×00111111110××1101111110×××010111110××××10011110×××××0001110××××××111010×××××××01100××××××××1111111111111Y0Y1Y2Y3I9I8I7I6I5I4I3I2I1輸出輸入

I9=0時，不論其他Ii為0

還是1，電路只對I9進行編碼，輸出Y3Y2Y1Y0=0110，為反碼，其原碼為1001。111010×××××××01100××××××××1111111111111無編碼請求Y3Y2Y1Y0=1111依次類推CT74LS147I8I1I2I3I4I5I6I7Y0Y1Y2Y3I9被編信號優(yōu)先級別從高到低依次為

I9、I8、I7、I6、I5、

I4、I3、I2、I1、I0。輸出為BCD碼的反碼。主要要求：

理解譯碼的概念。

掌握二進制譯碼器CT74LS138的邏輯功能和使用方法。3.3.2譯碼器

理解其他常用譯碼器的邏輯功能和使用方法。掌握用二進制譯碼器實現(xiàn)組合邏輯電路的方法。一、譯碼的概念與類型

譯碼是編碼的逆過程。

將表示特定意義信息的二進制代碼翻譯出來。實現(xiàn)譯碼功能的電路

譯碼器(即Decoder)

二進制代碼

與輸入代碼對應的特定信息

譯碼器譯碼器二進制譯碼器二-十進制譯碼器

數(shù)碼顯示譯碼器通用譯碼器為什么要進行譯碼？為了節(jié)約計算機或CPU的資源。二、二進制譯碼器將輸入二進制代碼譯成相應輸出信號的電路。n位

二進制代碼

2n位

譯碼輸出二進制譯碼器譯碼輸出100011010001001010000100Y3Y2Y1Y0A0A1譯碼輸入譯碼輸出高電平有效譯碼輸出011111101101110110111000Y3Y2Y1Y0A0A1譯碼輸入0000譯碼輸出低電平有效譯碼輸出100011010001001010000100Y3Y2Y1Y0A0A1譯碼輸入譯碼輸出011111101101110110111000Y3Y2Y1Y0A0A1譯碼輸入00000111111111110111111011110111111011110111100111110111110111110110101111110110011111110000Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2輸出輸入CT74LS138

真值表(一)

3線－8線譯碼器Y0=A2A1A0=m0Y1=A2A1A0=m1Y2=A2A1A0=m2Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m7用與非門構成的3線—8線譯碼器

(二)

3線－8線譯碼器CT74LS138簡介CT74LS138A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7邏輯功能示意圖

3位二進制碼輸入端8個譯碼輸出端低電平有效。使能端STA高電平有效，

STB、STC低電平有效，即當STA=1，

STB=STC=0時譯碼，否則禁止譯碼。0111111111101101111110110111011111101011110111100101111101111100111111011010011111110110001111111100000111111111××××011111111×××1×Y7Y6Y5Y4Y3Y2Y1Y0A0A1A2STB+STCSTA輸出輸入CT74LS138

真值表允許譯碼器工作禁止譯碼

Y7~Y0由輸入二進制碼A2、A1、A0的取值決定。011111111111111111010101010101010100010000000000輸出邏輯函數(shù)式Y0=A2A1A0=m0Y1=A2A1A0=m1Y2=A2A1A0=m2Y3=A2A1A0=m3Y4=A2A1A0=m4Y5=A2A1A0=m5Y6=A2A1A0=m6Y7=A2A1A0=m700001000Y0=A2A1A0=m0Y1=A2A1A0=m1二進制譯碼器能譯出輸入變量的全部取值組合，故又稱變量譯碼器，也稱全譯碼器。其輸出端能提供輸入變量的全部最小項。

[例]試用兩片3線—8線譯碼器74LS138組成4線—16線譯碼器，將輸入的4位二進制代碼D3D2D1D0譯成16個獨立的低電平信號。圖3.3.9用兩片74LS138接成的4線－16線譯碼器圖3.3.10二－十進制譯碼器74LS42返回二、二－十進制譯碼器將BCD碼的十組代碼譯成0~9十個對應輸出信號的電路，又稱4線–10線譯碼器。

8421BCD碼輸入端，從高位到低位依次為A3、A2、A1和A0。10個譯碼輸出端，低電平0有效。4線-10線譯碼器CT74LS42邏輯示意圖Y1Y0Y3Y4Y2Y5Y6Y7Y8Y9A0A1A2CT74LS42A3YA0A1A2數(shù)碼顯示譯碼器譯碼器YYYYYY驅(qū)動器YYYYYYYA3a數(shù)碼顯示器bcdefgbcdefgabcdefga三、數(shù)碼顯示譯碼器

將輸入的BCD碼譯成相應輸出信號，以驅(qū)動顯示器顯示出相應數(shù)字的電路。(一)

數(shù)碼顯示譯碼器的結構和功能示意0101a數(shù)碼顯示器bcdefgYA0A1A2數(shù)碼顯示譯碼器譯碼器YYYYYY驅(qū)動器YYYYYYYA3bcdefgabcdefga輸入BCD碼輸出驅(qū)動七段數(shù)碼管顯示相應數(shù)字0001(二)數(shù)碼顯示器簡介數(shù)字設備中用得較多的為七段數(shù)碼顯示器，又稱數(shù)碼管。常用的有半導體數(shù)碼顯示器(LED)和液晶顯示器(LCD)等。它們由七段可發(fā)光的字段組合而成。1.七段半導體數(shù)碼顯示器(LED)

abcdefgDPagfCOMbcedCOMDPabcdefgDP發(fā)光字段，由管腳a~g電平控制是否發(fā)光。小數(shù)點，需要時才點亮。顯示的數(shù)字形式發(fā)光原理顯示結構字型主要優(yōu)點：字形清晰、工作電壓低、體積小、可靠性高、響應速度快、壽命長和亮度高等。

主要缺點：工作電流大，每字段工作電流約10mA。共陽接法

共陰接法

半導體數(shù)碼顯示器內(nèi)部接法COMCOMDPgfedcbaDPgfedcbaCOMCOMVCC+5V串接限流電阻

a~g和DP為低電平時才能點亮相應發(fā)光段。

a~g和DP為高電平時才能點亮相應發(fā)光段。共陽接法數(shù)碼顯示器需要配用輸出低電平有效的譯碼器。

共陰接法數(shù)碼顯示器需要配用輸出高電平有效的譯碼器。RR共陽極共陰極圖3.3.11半導體數(shù)碼管BS201A

（a）外形圖（b）等效電路返回即液態(tài)晶體2.液晶顯示器(LCD)

液晶顯示原理：無外加電場作用時，液晶分子排列整齊，入射的光線絕大部分被反射回來，液晶呈透明狀態(tài)，不顯示數(shù)字；當在相應字段的電極上加電壓時，液晶中的導電正離子作定向運動，在運動過程中不斷撞擊液晶分子，破壞了液晶分子的整齊排列，液晶對入射光產(chǎn)生散射而變成了暗灰色，于是顯示出相應的數(shù)字。當外加電壓斷開后，液晶分子又將恢復到整齊排列狀態(tài)，字形隨之消失。abcdefgDPagfCOMbcedCOMDP顯示結構字型發(fā)光原理圖3.3.12

液晶顯示器的結構及符號

（a）未加電場時（b）加電場以后（c）符號返回圖3.3.13用異或門驅(qū)動液晶顯示器

（a）電路（b）電壓波形主要優(yōu)點：工作電壓低，功耗極小。主要缺點：顯示欠清晰，響應速度慢。

（三）、

BCD—七段顯示譯碼器半導體數(shù)碼管和液晶顯示器都可以用TTL或CMOS集成電路直接驅(qū)動。為此，就需要使用顯示譯碼器將BCD代碼譯成數(shù)碼管所需要的驅(qū)動信號，以便使數(shù)碼管用十進制數(shù)字顯示出BCD代碼所表示的數(shù)值。舉例說明輸入為8421BCD碼，用A3、A2、A1、A0表示輸出用Ya、Yb、Yc、Yd、Ye、Yf、Yg表示半導體數(shù)碼管為共陰極接法。圖3.3.14BCD－七段顯示譯碼器的卡諾圖返回圖3.3.15BCD－七段顯示譯碼器7448的邏輯圖返回附加控制電路用于擴展電路功能。燈測試輸入：滅零輸入：滅燈輸入/滅零輸出：當時，驅(qū)動數(shù)碼管的七段同時點亮，以檢查該數(shù)碼管各段能否正常發(fā)光。平時應置為高電平。目的：為了能把不希望顯示的零熄滅。使可使本來應該顯示的0熄滅。

這是一個雙功能的輸入/輸出端，作為輸入時，稱滅燈輸入控制端。只要，數(shù)碼管熄滅；作為輸出端使用時，稱滅零輸出端，只有當A3=A2=A1=A0=0，而且有滅零輸入信號（）時，才會給出低電平。因此，表示譯碼器已將本來應該顯示的零熄滅了。4線–7段譯碼器/

驅(qū)動器CC14547的邏輯功能示意圖CC14547BIDCBABIYgYfYeYdYcYbYa消隱控制端，低電平有效。8421碼輸入端譯碼驅(qū)動輸出端，高電平有效。CC14547的邏輯功能簡介4線-7段譯碼器/驅(qū)動器CC14547真值表消隱000000001111消隱000000001111消隱000000010111消隱000000000111消隱000000011011消隱0000000010119110011110011811111110001170000111111016111110001101511011011010141100110001013100111111001210110110100110000110100010011111100001消隱0000000××××0YgYfYeYdYcYbYaABCDBI數(shù)字顯示輸出輸入4線-7段譯碼器/

驅(qū)動器CC14547的邏輯功能示意圖CC14547BIDCBABIYgYfYeYdYcYbYa0000000××××0消隱1111111111111111011101111011001111010101消隱消隱消隱消隱消隱消隱987654321011001111111111000011111111001101101110011010011111011011000011001111111001000111100110101000101100010010000000允許數(shù)碼顯示偽碼相應端口輸出有效電平1，使顯示相應數(shù)字。輸入BCD碼agfbc禁止數(shù)碼顯示數(shù)碼顯示器結構及譯碼顯示原理演示圖3.3.17用7448驅(qū)動BS201的連接方法返回用7448驅(qū)動共陰極的半導體數(shù)碼管的接法圖3.3.18有滅零控制的8位數(shù)碼顯示系統(tǒng)返回有滅零控制的多位數(shù)碼顯示系統(tǒng)的連接方法四、

用二進制譯碼器實現(xiàn)組合邏輯函數(shù)由于二進制譯碼器的輸出端能提供輸入變量的全部最小項，而任何組合邏輯函數(shù)都可以變換為最小項之和的標準式，因此用二進制譯碼器和門電路可實現(xiàn)任何組合邏輯函數(shù)。當譯碼器輸出低電平有效時，多選用與非門；譯碼器輸出高電平有效時，多選用或門。由于有A、B、C三個變量，故選用3線

-8線譯碼器。解：(1)

根據(jù)邏輯函數(shù)選擇譯碼器[例]試用譯碼器和門電路實現(xiàn)邏輯函數(shù)選用3線-8線譯碼器CT74LS138，

并令A2=A，A1=B，A0=C。(2)

將函數(shù)式變換為標準與-

或式(3)根據(jù)譯碼器的輸出有效電平確定需用的門電路ABCYY1Y0Y3Y4Y2Y5Y6Y71STASTBSTCA0A1A2CT74LS138(4)畫連線圖Y&CT74LS138輸出低電平有效，，i=0~7因此，將Y函數(shù)式變換為采用5輸入與非門，其輸入取自Y1、Y3、Y5、Y6和Y7。[例]試用譯碼器實現(xiàn)全加器。解：(1)分析設計要求，列出真值表設被加數(shù)為Ai

，加數(shù)為Bi

，低位進位數(shù)為Ci-1。輸出本位和為Si

，向高位的進位數(shù)為Ci

。列出全加器的真值表如下：1111110011101010100110110010100110000000CiSiCi-1BiAi輸出輸入(3)選擇譯碼器選用3線–8線譯碼器CT74LS138。并令A2=Ai，A1=Bi，A0=Ci-1。(2)根據(jù)真值表寫函數(shù)式Y1Y0Y3Y4Y2Y5Y6Y71STASTBSTCAiSiCi-1A0A1A2CT74LS138CiBi(4)根據(jù)譯碼器的輸出有效電平確定需用的門電路(5)畫連線圖Ci&Si&CT74LS138輸出低電平有效，，i=0~7因此，將函數(shù)式變換為CT74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31(三)譯碼器的擴展

A3A2A1A0低位片高位片五、譯碼器的擴展

例如兩片CT74LS138

組成的4線–16

線譯碼器。16個譯碼輸出端4位二進制碼輸入端低3位碼從各譯碼器的碼輸入端輸入。A2A1A0A2A1A0A2A1A0STA1STBA3STASTCSTCSTBE高位碼A3與高位片STA端和低位片STB端相連，因此，A3=0時低位片工作，A3=1時高位片工作。

STA不用，應接有效電平1。作4線–16線譯碼器使能端，低電平有效。CT74LS138組成的4線–16線譯碼器工作原理

E=1時，兩個譯碼器都不工作，輸出Y0~Y15都為高電平1。CT74LS138(1)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY0Y1Y2Y3Y4Y5Y6Y7CT74LS138(2)A2A1A0Y0Y1Y2Y3Y4Y5Y6Y7STCSTBSTAY8Y9Y10Y11Y12Y13Y14Y15A2A1A0EA31低位片高位片A3A2A1A0A2A1A0A2A1A0A2A1A0STA1STBA3STASTCSTCSTBE(1)A3=0時，高位片不工作，低位片工作，譯出與輸入0000~0111分別對應的8個輸出信號Y0~Y7。(2)A3=1時，低位片不工作，高位片工作，譯出與輸入1000~1111分別對應的

8

個輸出信號

Y8~

Y15。

E=0時，允許譯碼。主要要求：理解數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用。理解常用數(shù)據(jù)選擇器的邏輯功能及其使用。掌握用數(shù)據(jù)選擇器實現(xiàn)組合邏輯電路的方法。3.4數(shù)據(jù)選擇器和數(shù)據(jù)分配器

D0YD1D2D34

選

1

數(shù)據(jù)選擇器工作示意圖A1A0一、數(shù)據(jù)選擇器和數(shù)據(jù)分配器的作用數(shù)據(jù)選擇器:根據(jù)地址碼的要求，從多路輸入信號中選擇其中一路輸出的電路.又稱多路選擇器(Multiplexer，簡稱MUX)或多路開關。多路輸入一路輸出地址碼輸入10Y=D1D1常用2選1、4選1、8選1和16選1等數(shù)據(jù)選擇器。

數(shù)據(jù)選擇器的輸入信號個數(shù)N與地址碼個數(shù)n的關系為

N=2n多到一的數(shù)字開關數(shù)據(jù)分配器:根據(jù)地址碼的要求，將一路數(shù)據(jù)分配到指定輸出通道上去的電路。Demultiplexer，簡稱DMUXY0DY1Y2Y34

路數(shù)據(jù)分配器工作示意圖A1A0一路輸入多路輸出地址碼輸入10Y1=DD一到多的數(shù)字開關二、數(shù)據(jù)選擇器的設計4選1數(shù)據(jù)選擇器真值表D3D311D2D201D1D110D0D000YYA0A1輸出輸入電路圖如下一頁所示。還可以加入片選信號S圖3.3.20雙4選1數(shù)據(jù)選擇器74LS153返回雙4選1數(shù)據(jù)選擇器介紹地址端共用；數(shù)據(jù)輸入和輸出端各自獨立；片選信號獨立。[例]試用兩個帶附加控制端的4選1數(shù)據(jù)選擇器組成一個8選1數(shù)據(jù)選擇器。三、數(shù)據(jù)選擇器的邏輯功能及其使用1.8選1數(shù)據(jù)選擇器CT74LS151CT74LS151STA2A1A0D0D7D6D5D4D3D2D1STYYCT74LS151的邏輯功能示意圖8路數(shù)據(jù)輸入端地址信號輸入端互補輸出端使能端，低電平有效CT74LS151STA2A1A0D0D7D6D5D4D3D2D1STYYCT74LS151邏輯功能示意圖ST

=

1

時禁止數(shù)據(jù)選擇器工作

ST

=

0

時，數(shù)據(jù)選擇器工作。選擇哪一路信號輸出由地址碼決定。8選1數(shù)據(jù)選擇器CT74LS151真值表D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010×××1YYA0A1A2ST輸出輸入因為若A2A1A0=000，則因為若A2A1A0=010，則Y=D0Y=D2D7D71110D6D60110D5D51010D4D40010D3D31100D2D20100D1D11000D0D0000010×××1YYA0A1A2ST輸出輸入CT74LS151輸出函數(shù)表達式1000000000100000Y=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+

A2A1A0D4+A2A1A0D5+

A2A1A0D6+A2A1A0D7Y=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+

A2A1A0D4+A2A1A0D5+

A2A1A0D6+A2A1A0D7=m0D0+m1D1+m2D2+m3D3+

m4D4+m5D5+m6D6+m7D72.雙4選1數(shù)據(jù)選擇器CC14539CC145391STA1A01D01D31D21D11ST1Y2Y雙4選1數(shù)據(jù)選擇器CC14539邏輯功能示意圖2D02D32D22D12ST2ST兩個數(shù)據(jù)選擇器的公共地址輸入端。數(shù)據(jù)選擇器1的輸出數(shù)據(jù)選擇器1的數(shù)據(jù)輸入、使能輸入。數(shù)據(jù)選擇器2的數(shù)據(jù)輸入、使能輸入。數(shù)據(jù)選擇器2的輸出內(nèi)含兩個相同的

4選1數(shù)據(jù)選擇器。1×××11100×××01101××1×0100××0×0101×1××1000×0××10011×××00000×××0000××××××11Y1D01D11D21D3A0A11ST輸出輸入

CC14539數(shù)據(jù)選擇器1真值表1D01D11D21D31ST使能端低電平有效1×××11100×××01101××1×0100××0×0101×1××1000×0××10011×××00000×××0001D01D11D21D30××××××1數(shù)據(jù)選擇器2的邏輯功能同理。

1ST=1時，禁止數(shù)據(jù)選擇器工作，輸出1Y=0。

1ST=0時，數(shù)據(jù)選擇器工作。輸出哪一路數(shù)據(jù)由地址碼A1A0決定。

CC14539數(shù)據(jù)選擇器輸出函數(shù)式1Y=A1A01D0+A1A01D1+A1A01D2+A1A01D3

=m01D0+m11D1+m21D2+m31D32Y=A1A02D0+A1A02D1+A1A02D2+A1A02D3

=m02D0+m12D1+m22D2+m32D3由于數(shù)據(jù)選擇器在輸入數(shù)據(jù)全部為1時，輸出為地址輸入變量全體最小項的和。

例如4選1數(shù)據(jù)選擇器的輸出Y=m0D0+m1D1+m2D2+m3D3

當D0=D1=D2=D3=1時，Y=m0+m1+m2+m3。當D0~D3為0、1的不同組合時，Y可輸出不同的最小項表達式。而任何一個邏輯函數(shù)都可表示成最小項表達式，當邏輯函數(shù)的變量個數(shù)和數(shù)據(jù)選擇器的地址輸入變量個數(shù)相同時，可直接將邏輯函數(shù)輸入變量有序地接數(shù)據(jù)選擇器的地址輸入端。因此用數(shù)據(jù)選擇器可實現(xiàn)任何組合邏輯函數(shù)。四、用數(shù)據(jù)選擇器實現(xiàn)多種組合邏輯功能1、用數(shù)據(jù)選擇器實現(xiàn)組合邏輯函數(shù)1、變量個數(shù)=地址選擇端的端數(shù)2、變量個數(shù)>地址選擇端的端數(shù)分以下兩種情況：

CT74LS151有

A2、A1

、A0三個地址輸入端，正好用以輸入三變量A、B、C。[例]試用數(shù)據(jù)選擇器實現(xiàn)函數(shù)

Y=AB+AC+BC。該題可用代數(shù)法或卡諾圖法求解。Y為三變量函數(shù)，故選用8選1數(shù)據(jù)選擇器，現(xiàn)選用CT74LS151。代數(shù)法求解解：(2)寫出邏輯函數(shù)的最小項表達式Y=AB+AC+BC=ABC+ABC+ABC+ABC(3)

寫出數(shù)據(jù)選擇器的輸出表達式Y′=A2A1A0D0+A2A1A0D1+A2A1A0D2+A2A1A0D3+

A2A1A0D4+A2A1A0D5+A2A1A0D6+A2A1A0D7(4)比較

Y和

Y′兩式中最小項的對應關系(1)選擇數(shù)據(jù)選擇器令A=A2，B=A1，C=A0則Y′=ABCD0+ABCD1+ABCD2+ABCD3+

ABCD4+ABCD5+ABCD6+ABCD7ABCABCABCABCABCABCABCABC+++為使Y=Y′，應令D0=

D1=D2=D4=0D3=

D5=D6=D7=1(5)畫連線圖CT74LS151A2A1A0D0D7D6D5D4D3D2D1STYYY′ABC1即可得輸出函數(shù)D0D2D1D4D7D6D5D31(1)選擇數(shù)據(jù)選擇器選用CT74LS151(2)畫出

Y和數(shù)據(jù)選擇器輸出

Y

的卡諾圖(3)比較邏輯函數(shù)

Y

和

Y的卡諾圖設Y=Y

、A=A2、B=A1、C=A0對比兩張卡諾圖后得D0=

D1=D2=D4=0D3=

D5=D6=D7=1(4)畫連線圖ABC0100011110

1

1

1

1

0

0

0

0Y的卡諾圖A2A1A00100011110

D6D7D5D3D0D1D2D4

Y′

的卡諾圖1

1

1

1

D6D7D5D3卡諾圖法求解解：與代數(shù)法所得圖相同[例]試用4選1數(shù)據(jù)選擇器實現(xiàn)函數(shù)

Y=AB+AC+BC。主要要求：

理解加法器的邏輯功能及應用。了解數(shù)值比較器的作用。3.5

加法器和數(shù)值比較器

一、加法器

(一)

加法器基本單元半加器

HalfAdder，簡稱HA。它只將兩個1位二進制數(shù)相加，而不考慮低位來的進位。1011010101100000CiSiBiAi輸出輸入AiBiSiCiCO∑全加器

FullAdder，簡稱FA。能將本位的兩個二進制數(shù)和鄰低位來的進位數(shù)進行相加。1111110011101010100110110010100110000000CiSiCi-1BiAi輸出輸入AiBiSiCiCO∑CICi-1

(二)

多位加法器實現(xiàn)多位加法運算的電路其低位進位輸出端依次連至相鄰高位的進位輸入端，最低位進位輸入端接地。因此，高位數(shù)的相加必須等到低位運算完成后才能進行，這種進位方式稱為串行進位。運算速度較慢。其進位數(shù)直接由加數(shù)、被加數(shù)和最低位進位數(shù)形成。各位運算并行進行。運算速度快。串行進位加法器超前進位加法器串行進位加法器舉例A3B3C3S3CO∑CIS2S1S0A2B2A1B1A0B0CO∑CICO∑CICO∑CICI加數(shù)A輸入A3A2A1A0B3B2B1B0B3B2B1B0加數(shù)B輸入低位的進位輸出CO依次加到相鄰高位的進位輸入端CI。相加結果讀數(shù)為

C3S3S2S1S0和數(shù)進位數(shù)超前進位加法器舉例：CT74LS283相加結果讀數(shù)為C3S3S2S1S04位二進制加數(shù)B輸入端4位二進制加數(shù)A輸入端低位片進位輸入端本位和輸出端向高位片的進位輸出A3A2A1A0B3B2B1B0CI0CO4F3F2F1F0S3S2S1S0C3∑CT74LS283