通信工程基于cpld-fpga的psk解調(diào)系統(tǒng)的設(shè)計與實現(xiàn)大學畢業(yè)論文

PAGEPAGE1畢業(yè)設(shè)計（論文）開題報告（含文獻綜述、外文翻譯）裝訂本插頁2-2畢業(yè)設(shè)計（論文）開題報告（含文獻綜述、外文翻譯）裝訂本插頁2-2開題報告（包括選題的意義、可行性分析、研究的內(nèi)容、研究方法、擬解決的關(guān)鍵問題、預期結(jié)果、研究進度計劃等）選題的意義從上個世紀初至今，計算機和半導體技術(shù)得到了飛速發(fā)展，伴隨著無線通信的理論和技術(shù)也不斷取得進步，今天，無線移動通信已經(jīng)發(fā)展到大規(guī)模商用并逐漸成為人們?nèi)粘Ｉ畈豢扇鄙俚闹匾ㄐ欧绞街?。隨著數(shù)字技術(shù)的飛速發(fā)展與應(yīng)用數(shù)字信號處理在通信系統(tǒng)中的應(yīng)用越來越重要。其中對信號的調(diào)制解調(diào)技術(shù)一直是人們研究的重要方向之一，因為一個系統(tǒng)的通信質(zhì)量，很大程度上依賴于所采用的調(diào)制解調(diào)方式，對調(diào)制解調(diào)方式的研究，將直接決定著通信系統(tǒng)質(zhì)量的好壞。可編程邏輯器件（ProgrammableLogicDevice,PLD）給數(shù)字系統(tǒng)的設(shè)計帶來了革命性的變化。他的影響絲毫不亞于20世紀70年代單片機的發(fā)明和使用,可以毫不夸張的講,PLD能完成任何數(shù)字器件的功能,上至高性能CPU,下至簡單的74電路。PLD如同一張白紙,工程師可以通過原理圖輸入法,也可以通過硬件描述語言,還可以二者混合自由地設(shè)計一個數(shù)字系統(tǒng)。使用PLD來開發(fā)數(shù)字電路,可以大大縮短設(shè)計時間,減少PCB面積,提高系統(tǒng)的可靠性。PLD的這些優(yōu)點使得PLD技術(shù)在20世紀90年代以后得到飛速的發(fā)展,成為電子設(shè)計領(lǐng)域中最具活力和發(fā)展前途的一項技術(shù)。目前,這項技術(shù)PLD按其內(nèi)部結(jié)構(gòu)不同又延伸出兩個分支,即復雜可編程邏輯器件（ComplexProgrammableLogicDevice,CPLD）和現(xiàn)場可編程門陣列（FieldProgrammableGateArray,FPGA）,兩者統(tǒng)稱為可編程邏輯器件或CPLD/FPGA。復雜可編程邏輯器件（CPLD）結(jié)合了專用集成電路和DSP的優(yōu)勢，既具有很高的處理速度，又具有一定的靈活性。因此，基于CPLD的數(shù)字調(diào)制解調(diào)系統(tǒng)的研究具有重要的實際意義。由于PSK系統(tǒng)抗噪聲性能優(yōu)于ASK和FSK，而且頻帶利用率較高，所以，在中、高速數(shù)字通信中被廣泛采用。可行性分析隨著微電子技術(shù)和現(xiàn)代計算機技術(shù)進一步發(fā)展和結(jié)合,使得集成電路的設(shè)計出現(xiàn)新的技術(shù)——EDA技術(shù)。EDA(ElectronicDesignAutomation)技術(shù)是以計算機為基本工作平臺,Max+Plus2等軟件工具為開發(fā)環(huán)境,采用原理圖、硬件描述語言(HardwareDescriptionLanguage,HDL)等輸入方式,以可編程器件為硬件載體,實現(xiàn)源代碼編程、自動邏輯編譯、邏輯簡化、邏輯分割、邏輯綜合、布局布線、邏輯優(yōu)化和功能仿真的電子設(shè)計技術(shù)。EDA技術(shù)克服了傳統(tǒng)的數(shù)字電子系統(tǒng)或IC設(shè)計中電路的設(shè)計復雜、調(diào)試困難、錯誤查找和修改十分不便、可移植性差,只有在設(shè)計出樣機或生產(chǎn)出芯片后才能進行實測等缺點,以其設(shè)計的標準化、規(guī)范化、通用性、可移植性與可測試性強等特點,逐漸成為現(xiàn)代電子設(shè)計技術(shù)的核心。特別是使用了硬件描述語言VHDL,VHDL的英文全稱是VHSIC(VeryHighSpeedIntegratedCircuit)HardwareDescriptionLanguage,即超高速集成電路硬件描述語言,由于VHDL語言具有與具體硬件電路和設(shè)計平臺無關(guān)的特性,并且具有良好的電路行為描述和系統(tǒng)描述能力,能從多個層次對數(shù)字系統(tǒng)進行建模和描述,并在語言易讀性和層次化、結(jié)構(gòu)化設(shè)計方面,表現(xiàn)了強大的生命力和應(yīng)用潛力,VHDL還支持各種模式的設(shè)計方法、自頂向下與自底向上或混合設(shè)計,在面對當今許多電子產(chǎn)品生命周期的縮短,需要多次重新設(shè)計以融入最新技術(shù),改變工藝等方面都表現(xiàn)了良好的適應(yīng)性。載有基帶信號的高頻正弦波信號稱為載波，數(shù)學上準確表示正弦波時，經(jīng)常采用振幅A、角頻率和相位三要素，即y(t)=Acos(ωt+θ)根據(jù)基帶信號的值，改變?nèi)刂械娜魏我环N，就有了3種基本的調(diào)制方式：數(shù)字信號對載波振幅調(diào)制稱為振幅鍵控，即ASK（AmplitudeShiftKeying）；對載波頻率調(diào)制稱為頻移鍵控，即FSK（FrequencyShiftKeying）；對載波相位調(diào)制稱為相移鍵（相位鍵控），即PSK(PhaseShiftKeying)。圖12CPSK系統(tǒng)框圖2CPSK由發(fā)送端的調(diào)制模塊與接收端的解調(diào)模塊構(gòu)成，其系統(tǒng)框圖如圖1所示。在發(fā)送端，對于調(diào)制模塊，首先產(chǎn)生兩種不同相位的載波信號f1和f2，再通過一個二選一選通開關(guān)來選擇載波信號，其中具體的載波信號由輸入的基帶信號來決定。這些信號處理都在CPLD中實現(xiàn)，輸出的即為2CPSK調(diào)制信號，最后通過信道發(fā)送到接收端。對于解調(diào)模塊，調(diào)制信號先由位同步提取電路提取出載波同步信號，然后由載波同步信號來控制計數(shù)器的啟動與停止，分別對調(diào)制信號來計數(shù)，最后通過一個判決電路來判斷輸入的調(diào)制信號是‘0’還是‘1’圖12CPSK系統(tǒng)框圖2CPSK是受鍵控的載波相位按基帶脈沖而改變的一種數(shù)字調(diào)制方式。它以載波的不同相位去直接表示數(shù)字信息,因此又被稱為絕對移相方式,通常采用相干解調(diào),相干解調(diào)方式是根據(jù)接收信號波形與本地載波的相對相位關(guān)系來恢復出原數(shù)字信息,一旦本地載波參考相位發(fā)生跳變,則恢復出的數(shù)字信息就會發(fā)生“倒Π”現(xiàn)象。由于實際通信時參考基準相位的隨機跳變是可能的,而且不易被發(fā)覺,為此實際中一般不采用2CPSK方式,而采用相對移相（2DPSK）方式。2DPSK是利用前后相鄰碼元的相對載波相位值表示數(shù)字信息的一種方式,即由前后碼元相對相位的差值唯一確定信息符號,因此解調(diào)2DPSK信號時并不依賴于某一固定的載波參考相位,只要通過鑒別前后相鄰碼元的相對相位關(guān)系就可以正確恢復出數(shù)字信息,從而避免了2CPSK方式的“倒Π”現(xiàn)象發(fā)生。DPSK信號應(yīng)用較多，但由于它的調(diào)制規(guī)律比較復雜，難以直接產(chǎn)生，目前DPSK信號的產(chǎn)生較多地采用碼變換加CPSK調(diào)制而獲得。這種方法是把原基帶信號經(jīng)過絕對碼——相對碼變換后，用相對碼進行CPSK調(diào)制，其輸出便是DPSK信號。同樣，對于DPSK信號的解調(diào)，則要經(jīng)過相對碼——絕對碼變換。其系統(tǒng)框圖如圖2所示。圖2DPSK系統(tǒng)框圖研究內(nèi)容進行DPSK解調(diào)方案選擇，給出線路結(jié)構(gòu)、VHDL語言編程并提供設(shè)計結(jié)果。用CPLD實現(xiàn)PSK數(shù)字解調(diào)系統(tǒng)的方法，其實現(xiàn)步驟包括：1.研究PSK解調(diào)系統(tǒng)的原理及設(shè)計方法；2.根據(jù)各個系統(tǒng)的總體功能與硬件特點，設(shè)計總體框圖；3.根據(jù)VHDL語言特點，對系統(tǒng)進行VHDL建模；4.根據(jù)VHDL模型，進行具體VHDL語言程序設(shè)計；5.對設(shè)計的程序進行波形仿真。研究方法CPSK解調(diào)模塊的VHDL模型方框圖如圖3所示。圖中的計數(shù)器q輸出與發(fā)端同步的0相數(shù)字載波。判決器的工作原理是：把計數(shù)器輸出的0相載波與數(shù)字CPSK信號中的載波進行邏輯“與”運算，當兩比較信號在判決時刻都為“1”時，輸出為“1”，否則輸出為“0”，以實現(xiàn)解調(diào)的目的圖3CPSK解調(diào)模塊的VHDL模型方框圖相對碼——絕對碼之間的關(guān)系為：絕對碼中的碼元“1”使相對碼元改變，絕對碼元“0”使相對碼元不變；也可以說成，相對碼元改變則對應(yīng)的絕對碼元為“1”，相對碼元不變則對應(yīng)的絕對碼元為“0”，這個關(guān)系可以通過異或來實現(xiàn)。圖4相對碼-絕對碼轉(zhuǎn)換模塊的VHDL模型方框圖由此，可得到相對碼-絕對碼轉(zhuǎn)換模塊的VHDL模型方框圖，如圖4所示。圖中的計數(shù)器與圖3中的計數(shù)器相同，異或門與寄存器共同完成絕/相變換功能。擬解決的關(guān)鍵問題PSK解調(diào)的原理研究以及其實現(xiàn)的方案，了解CPLD的性能原理，整個系統(tǒng)設(shè)計的框架原理，了解VHDL語言的特點，編寫分頻、譯碼、相對碼調(diào)制信號產(chǎn)生、CPSK解調(diào)以及其相對碼到絕對碼的VHDL程序語言，其中開始信號start和時鐘信號clk要協(xié)調(diào)好，然后還有各個模塊要有機的結(jié)合起來，才能實現(xiàn)預想的效果，最后就是軟件仿真。預期結(jié)果本次設(shè)計的是DPSK解調(diào)系統(tǒng)，先輸入一個相對碼調(diào)制信號，然后通過解調(diào)模塊輸出相對基帶信號，最后通過相對碼-絕對碼轉(zhuǎn)換模塊得到絕對基帶信號，以上可以在maxplus2里仿真實現(xiàn)，例：相對碼調(diào)制信號：f1f2f1f1f2f2f1f2f2f2f1f2f1相對碼基帶信號:(0)1011001000101絕對碼基帶信號：1110101100111仿真成功以后，設(shè)計外圍電路，選擇相應(yīng)器件并進行搭建，產(chǎn)生合適的clk信號、start信號以及相對碼調(diào)制信號:由晶振產(chǎn)生脈沖通過分頻模塊（由VHDL語言編寫）得到合適的時鐘信號clk，相對碼調(diào)制信號由外界輸入，寄存在一個寄存讀取模塊（由VHDL語言編寫）以供解調(diào)模塊（由VHDL語言編寫）解調(diào)使用，將各個主要模塊輸出的信號寄存通過發(fā)光二極管顯示，這樣有利于實際結(jié)果和理論結(jié)果的比較，這些也可以先在maxplus2里仿真實現(xiàn)。研究計劃進度設(shè)計初步分以下階段來逐步加以細化：1.第7學期第3周之前確定課題題目；2.第7學期第5周之前完成外文查閱和外文翻譯初稿；3.第7學期第9周之前完成文獻收集和查詢，了解CPLD，VHDL語言，PSK解調(diào)相關(guān)知識；4.第7學期第12周之前列出開題報告提綱；5.第7學期第14周之前完成開題報告（包括文獻綜述、外文翻譯等所有文檔），完成設(shè)計方案初稿；6.第7學期第15周指導老師批閱開題報告、文獻綜述和外文翻譯；7.第7學期第17周之前進行學校開題報告答辯，完成設(shè)計方案修改稿；8.第8學期第1周至第6周完成基于CPLD的PSK解調(diào)系統(tǒng)的分析及設(shè)計、調(diào)試；9.第8學期第7周之前準備好接受指導老師的中期檢查，檢查內(nèi)容為畢業(yè)設(shè)計工作進展；10.第8學期第12周之前完成畢業(yè)論文設(shè)計的初稿，交指導教師審閱后進行修改；11.第8學期第13周之前完成畢業(yè)設(shè)計（論文）的終搞（包括內(nèi)容、格式、撰寫規(guī)范等），經(jīng)指導老師審閱后，按照要求對論文設(shè)計進行裝訂（由分院統(tǒng)一封面）；12.第8學期第15周之前完成答辯；畢業(yè)設(shè)計結(jié)束前需上交：開題報告（包括文獻綜述、外文翻譯）合訂本一份；畢業(yè)設(shè)計論文二份（文字版）和電子版（一份）。畢業(yè)設(shè)計（論文）開題報告（含文獻綜述、外文翻譯）裝訂本插頁2-3畢業(yè)設(shè)計（論文）開題報告（含文獻綜述、外文翻譯）裝訂本插頁2-3畢業(yè)設(shè)計（論文）文獻綜述（包括國內(nèi)外現(xiàn)狀、研究方向、進展情況、存在問題、參考依據(jù)等）關(guān)于PSK調(diào)制/解調(diào)及CPLD/FPGA的綜述一、國內(nèi)外現(xiàn)狀當今社會通信信號調(diào)制識別成為研究熱點之一，國內(nèi)外都有相關(guān)方面的研究，并且取得很好的結(jié)果。近十幾年來，隨著計算機，人工智能，模式識別和信號處理等技術(shù)的飛速發(fā)展.通信信號的自動調(diào)制識別技術(shù)得到長足地發(fā)展[1]。數(shù)字調(diào)制傳輸在現(xiàn)代通信中發(fā)揮著越來越重要的作用,2PSK及2DPSK是數(shù)字調(diào)制傳輸?shù)膬煞N常用方式，PSK是由載波相位來表示信號占和空或者二進制1和O。對于有線線路上較高的數(shù)據(jù)傳輸速率，可能發(fā)生4個或8個不同的相移，系統(tǒng)要求在接收機上有精確和穩(wěn)定的參考相位來分辨所使用的各種相位。利用不同的連續(xù)的相移鍵控，這個參考相位被按照相位改變而進行的編碼數(shù)據(jù)所取代，并且通過將相位與前面的位進行比較來檢測。而DPSK是通過相位的改變，來傳送信息。隨著社會的不斷數(shù)字化，數(shù)字集成電路得到廣泛應(yīng)用。數(shù)字集成電路本身在不斷地進行更新?lián)Q代[2]。它由早期的電子管、晶體管、小中規(guī)模集成電路、發(fā)展到超大規(guī)模集成電路(VLSIC，幾萬門以上)以及許多具有特定功能的專用集成電路。但是，隨著微電子技術(shù)的發(fā)展，設(shè)計與制造集成電路的任務(wù)已不完全由半導體廠商來獨立承擔。系統(tǒng)設(shè)計師們更愿意自己設(shè)計專用集成電路(ASIC)芯片，而且希望ASIC的設(shè)計周期盡可能短，最好是在實驗室里就能設(shè)計出合適的ASIC芯片，并且立即投入實際應(yīng)用之中，因而出現(xiàn)了現(xiàn)場可編程邏輯器件(FPLD)，其中應(yīng)用最廣泛的當屬現(xiàn)場可編程門陣列(FPGA)和復雜可編程邏輯器件(CPLD)[3]。硬件描述語言HDL是一種用形式化方法描述數(shù)字電路和系統(tǒng)的語言。利用這種語言，數(shù)字電路系統(tǒng)的設(shè)計可以從上層到下層（從抽象到具體）逐層描述自己的設(shè)計思想，用一系列分層次的模塊來表示極其復雜的數(shù)字系統(tǒng)[4]。然后，利用電子設(shè)計自動化（EDA）工具，逐層進行仿真驗證，再把其中需要變?yōu)閷嶋H電路的模塊組合，經(jīng)過自動綜合工具轉(zhuǎn)換到門級電路網(wǎng)表。接下去，再用專用集成電路ASIC或現(xiàn)場可編程門陣列FPGA自動布局布線工具，把網(wǎng)表轉(zhuǎn)換為要實現(xiàn)的具體電路布線結(jié)構(gòu)[5]。目前，這種高層次(high-level-design)的方法已被廣泛采用。據(jù)統(tǒng)計，目前在美國硅谷約有90%以上的ASIC和FPGA采用硬件描述語言進行設(shè)計[6]。硬件描述語言HDL的發(fā)展至今已有20多年的歷史，并成功地應(yīng)用于設(shè)計的各個階段：建模、仿真、驗證和綜合等。到20世紀80年代，已出現(xiàn)了上百種硬件描述語言，對設(shè)計自動化曾起到了極大的促進和推動作用[7]。但是，這些語言一般各自面向特定的設(shè)計領(lǐng)域和層次，而且眾多的語言使用戶無所適從。因此，急需一種面向設(shè)計的多領(lǐng)域、多層次并得到普遍認同的標準硬件描述語言。20世紀80年代后期，VHDL和VerilogHDL語言適應(yīng)了這種趨勢的要求，先后成為IEEE標準?，F(xiàn)在，隨著系統(tǒng)級FPGA以及系統(tǒng)芯片的出現(xiàn)，軟硬件協(xié)調(diào)設(shè)計和系統(tǒng)設(shè)計變得越來越重要。傳統(tǒng)意義上的硬件設(shè)計越來越傾向于與系統(tǒng)設(shè)計和軟件設(shè)計結(jié)合。硬件描述語言為適應(yīng)新的情況，迅速發(fā)展，出現(xiàn)了很多新的硬件描述語言，像Superlog、SystemC、CynlibC++等等[8]。究竟選擇哪種語言進行設(shè)計，整個業(yè)界正在進行激烈的討論。因此，完全有必要在這方面作一些比較研究，為EDA設(shè)計做一些有意義的工作，也為發(fā)展我們未來的芯片設(shè)計技術(shù)打好基礎(chǔ)。二、進展情況及研究方向早期的可編程邏輯器件只有可編程只讀存貯器(PROM)、紫外線可按除只讀存貯器(EPROM)和電可擦除只讀存貯器(EEPROM)三種。由于結(jié)構(gòu)的限制，它們只能完成簡單的數(shù)字邏輯功能[9]。

其后，出現(xiàn)了一類結(jié)構(gòu)上稍復雜的可編程芯片，即可編程邏輯器件(PLD)，它能夠完成各種數(shù)字邏輯功能[10]。典型的PLD由一個“與”門和一個“或”門陣列組成，而任意一個組合邏輯都可以用“與一或”表達式來描述，所以，PLD能以乘積和的形式完成大量的組合邏輯功能。這一階段的產(chǎn)品主要有PAL(可編程陣列邏輯)和GAL(通用陣列邏輯)[11]。PAL由一個可編程的“與”平面和一個固定的“或”平面構(gòu)成，或門的輸．出可以通過觸發(fā)器有選擇地被置為寄存狀態(tài)。PAL器件是現(xiàn)場可編程的，它的實現(xiàn)工藝有反熔絲技術(shù)、EPROM技術(shù)和EEPROM技術(shù)[12]。還有一類結(jié)構(gòu)更為靈活的邏輯器件是可編程邏輯陣列(PLA)，它也由一個“與”平面和一個“或”平面構(gòu)成，但是這兩個平面的連接關(guān)系是可編程的。PLA器件既有現(xiàn)場可編程的，也有掩膜可編程的[13]。

在PAL的基礎(chǔ)上，又發(fā)展了一種通用陣列邏輯GAL(GenericArrayLogic)，如GAL16V8,GAL22V10等。它采用了EEPROM工藝，實現(xiàn)了電可按除、電可改寫，其輸出結(jié)構(gòu)是可編程的邏輯宏單元，因而它的設(shè)計具有很強的靈活性，至今仍有許多人使用。這些早期的PLD器件的一個共同特點是可以實現(xiàn)速度特性較好的邏輯功能，但其過于簡單的結(jié)構(gòu)也使它們只能實現(xiàn)規(guī)模較小的電路[14]。為了彌補這一缺陷，20世紀80年代中期。Altera和Xilinx分別推出了類似于PAL結(jié)構(gòu)的擴展型CPLD(ComplexProgrammab1eLogicDvice)和與標準門陣列類似的FPGA(FieldProgrammableGateArray)，它們都具有體系結(jié)構(gòu)和邏輯單元靈活、集成度高以及適用范圍寬等特點。這兩種器件兼容了PLD和通用門陣列的優(yōu)點，可實現(xiàn)較大規(guī)模的電路，編程也很靈活。與門陣列等其它ASIC(ApplicationSpecificIC)相比，它們又具有設(shè)計開發(fā)周期短、設(shè)計制造成本低、開發(fā)工具先進、標準產(chǎn)品無需測試、質(zhì)量穩(wěn)定以及可實時在線檢驗等優(yōu)點，因此被廣泛應(yīng)用于產(chǎn)品的原型設(shè)計和產(chǎn)品生產(chǎn)(一般在10,000件以下)之中。幾乎所有應(yīng)用門陣列、PLD和中小規(guī)模通用數(shù)字集成電路的場合均可應(yīng)用FPGA和CPLD器件[15]。PLD在近20年的時間里已經(jīng)得到了巨大的發(fā)展,在未來的發(fā)展中,將呈現(xiàn)以下幾個方面的趨勢:（1）向大規(guī)模、高集成度方向進一步發(fā)展當前,PLD的規(guī)模已經(jīng)達到了百萬門級,在工藝上,芯片的最小線寬達到了0.13μm,并且還會向著大規(guī)模、高集成度方向進一步發(fā)展。（2）向低電壓、低功耗的方向發(fā)展PLD的內(nèi)核電壓在不斷的降低,經(jīng)歷5V→3.3V→2.5V→1.8V的演變,未來將會更低。工作電壓的降低使得芯片的功耗也大大減少,這樣就適應(yīng)了一些低功耗場合的應(yīng)用,比如移動通信設(shè)備、個人數(shù)字助理等。（3）向高速可預測延時方向發(fā)展由于在一些高速處理的系統(tǒng)中,數(shù)據(jù)處理量的激增要求數(shù)字系統(tǒng)有大的數(shù)據(jù)吞吐速率,比如對圖像信號的處理,這樣就對PLD的速度指標提出了更高的要求;另外,為了保證高速系統(tǒng)的穩(wěn)定性,延時也是十分重要的。用戶在進行系統(tǒng)重構(gòu)的同時,擔心的是延時特性會不會因重新布線的改變而改變,如果改變,將會導致系統(tǒng)性能的不穩(wěn)定性,這對龐大而高速的系統(tǒng)而言將是不可想象的,帶來的損失也是巨大的。因此,為了適應(yīng)未來復雜高速電子系統(tǒng)的要求,PLD的高速可預測延時也是一個發(fā)展趨勢。（4）向數(shù)摸混合可編程方向發(fā)展迄今為止,PLD的開發(fā)與應(yīng)用的大部分工作都集中在數(shù)字邏輯電路上,在未來幾年里,這一局面將會有所改變,模擬電路和數(shù)摸混合電路的可編程技術(shù)得到發(fā)展。目前的技術(shù)ISPPAC可實現(xiàn)3種功能:信號調(diào)整、信號處理和信號轉(zhuǎn)換。信號調(diào)整主要是對信號進行放大、衰減和濾波;信號處理是對信號進行求和、求差和積分運算;信號轉(zhuǎn)換則是指把數(shù)字信號轉(zhuǎn)換成模擬信號。EPAC芯片集中了各種模擬功能電路,如可編程增益放大器、可編程比較器、多路復用器、可編程A/D轉(zhuǎn)換器、濾波器和跟蹤保持放大器等。（5）向多功能、嵌入式模塊方向發(fā)展現(xiàn)在,PLD內(nèi)已經(jīng)廣泛嵌入RAM/ROM,FIFO等存儲器模塊,這些嵌入式模塊可以實現(xiàn)更快的無延時的運算與操作。特別是美國Altrea公司于2000年對可編程片上系統(tǒng)（SystemOnProgrammableChip,SOPC）的提出,使得以FPGA為物理載體、在單一的FPGA中實現(xiàn)包括嵌入式處理器系統(tǒng)、接口系統(tǒng)、硬件協(xié)處理器或加速器系統(tǒng)、DSP系統(tǒng)、數(shù)字通信系統(tǒng)、存儲電路以及普通數(shù)字系統(tǒng)更是成為目前電子技術(shù)中的研究熱點。微電子設(shè)計工業(yè)的設(shè)計線寬已經(jīng)從0.25μm向0.18μm變遷，而且正在向0.13μm和90nm的目標努力邁進。到0.13μm這個目標后，90%的信號延遲將由線路互連所產(chǎn)生。為了設(shè)計工作頻率近2GHz的高性能電路，就必須解決感應(yīng)、電遷移和襯底噪聲問題（同時還有設(shè)計復雜度問題）。未來幾年的設(shè)計中所面臨的挑戰(zhàn)有哪些？標準組織怎樣去面對？當設(shè)計線寬降到0.13μm，甚至更小時，將會出現(xiàn)四個主要的趨勢：

設(shè)計再利用；

設(shè)計驗證（包括硬件和軟件）；

互連問題將決定對時間、電源及噪聲要求；

系統(tǒng)級芯片設(shè)計要求。滿足未來設(shè)計者需要的設(shè)計環(huán)境將是多家供應(yīng)商提供解決方案的模式，因為涉及的問題面太廣且太復雜，沒有哪個公司或?qū)嶓w可以獨立解決。實際上，人們完全有理由認為，對下一代設(shè)計問題解決方案的貢獻，基礎(chǔ)研究活動與獨立產(chǎn)業(yè)的作用將同等重要[16]。三、存在問題CPSK方式會產(chǎn)生“倒Π”現(xiàn)象，2DPSK雖然能解決這個問題，但是其系統(tǒng)抗白噪聲性能比2PSK差，且多了碼變換的過程，增加了其設(shè)備的復雜性。自然界中存在著各種干擾，芯片持行的可靠性，以及程序語言的繁雜性。四、參考文獻[1]袁俊泉，等，VerilogHDL數(shù)字系統(tǒng)設(shè)計及其應(yīng)用[M]，西安：西安電子科技大學出版社，2002[2]姜立東，等，VHDL語言程序設(shè)計及應(yīng)用[M]，北京：北京郵電大學出版社，2001[3]賈達,馬芙蓉,汪霞.\o"基于FPGA的ASK、PSK、FSK信號的設(shè)計與實現(xiàn)"基于FPGA的ASK、PSK、FSK信號的設(shè)計與實現(xiàn)[J].蘭州石化職業(yè)技術(shù)學院學報,2007,(02)[4]羅文超,徐釗,盛祥佐.\o"一種基于DDS的QPSK調(diào)制器及其FPGA實現(xiàn)"一種基于DDS的QPSK調(diào)制器及其FPGA實現(xiàn)[J].電訊技術(shù),2007,(04)[5]樊昌信，張甫翎，等.通信原理[M].北京：國防工業(yè)出版社，2005：129-184[6]梅燦華，張潛.基于FPGA的鍵控移頻調(diào)制解調(diào)器的設(shè)計與實現(xiàn)[J].合肥：安徽大學學報，2003，27（2）：22-27[7]徐慧，徐鋒.2FSK信號產(chǎn)生器的FPGA設(shè)計[J].北京：現(xiàn)代電子技術(shù)，2005，10（22）：60-61[8]張勝宇,譚作亙.\o"基于CPLD的計算機并口EPP模式通訊實現(xiàn)"基于CPLD的計算機并口EPP模式通訊實現(xiàn)[J].微計算機信息,2007,(26)[9]張鳴蕓,張伯珩,邊川平,張艷喜,許哲.\o"基于單片機和CPLD的控制系統(tǒng)的設(shè)計"基于單片機和CPLD的控制系統(tǒng)的設(shè)計[J].科學技術(shù)與工程,2007,(17)[10]呂新正,洪一,柳桃榮.\o"基帶PSK信號的編碼規(guī)律恢復算法"基帶PSK信號的編碼規(guī)律恢復算法[J].艦船電子對抗,2007,(04)[11]鄧振淼,劉渝.\o"MPSK信號載頻盲估計"MPSK信號載頻盲估計[J].通信學報,2007,(02)[12]熊秋娥,熊英華.\o"基于VHDL的數(shù)字頻率計設(shè)計"基于VHDL的數(shù)字頻率計設(shè)計[J].現(xiàn)代計算機,2007,(03)[13]潘松,黃繼業(yè).EDA技術(shù)實用教程[M].北京:科學出版社,2002[14]JihongLeeandBaeseungSeo.Real-timeRemoteMonitoringSystemBasedonPersonalCommunicationService[J].IEEEIntelligentSystem2001.7[15]Liu,K.J.R.;Siriwongpairat,W.P.;Ultra-WidebandCommunicationsSystems[M].ChinaMachinePress,2007[16]Mak,W.-K.;Lai,C.-L.;OnConstrainedPin-MappingforFPGA–PCBCodesignComputer-AidedDesignofIntegratedCircuitsandSystems[J],IEEETransactionsonVolume25,

Issue11,

Nov.2006Page(s):2393-2401畢業(yè)設(shè)計（論文）開題報告（含文獻綜述、外文翻譯）裝訂本插頁2-4（學生填寫）畢業(yè)設(shè)計（論文）開題報告（含文獻綜述、外文翻譯）裝訂本插頁2-4（學生填寫）畢業(yè)設(shè)計（論文）譯文及原稿譯文題目PSK系統(tǒng)誤比率的半解析估計方法原稿題目SemianalyticBEREstmationForPSK原稿出處PrinciplesofCommunicationSystemsSimulationwithWirelessApplications（在“原稿出處”中對原稿的來源進行說明，包括作者姓名、出處、出版信息等；有兩篇以上譯文的，按如下順序列出：譯文題目一、原稿題目一、譯文題目二、原稿題目二）PSK系統(tǒng)誤比率的半解析估計方法現(xiàn)在我們簡單地考慮開發(fā)一種算法，以使用半解析仿真來確定BPSK系統(tǒng)中的誤比率，我們采用一種很容易就可以擴展到QPSK系統(tǒng)的方法進行處理?？紤]如圖1所示的信號星座，發(fā)送信號的點用S1和S2表示相應(yīng)的判決區(qū)域用D1和D2表示。如果發(fā)送的是Si而接收信號落在區(qū)域Di中，則接收機做出了正確的判決；圖1PSK系統(tǒng)誤比率的半解析估法不然，就發(fā)生了錯誤。在圖1中，我們假設(shè)發(fā)送的是S1而接收的是。正如在上節(jié)中所討論的那樣，由于存在符號間干擾、非線性或者損害信號的其他因素，S1跟會不同。用dx表示S1跟之差。在發(fā)送S1的條件下，條件差錯概率為亦即使用高斯Q函數(shù)來表示，上式變?yōu)橐虼?，已知由蒙特卡羅仿真求得的以及，就可以確定條件誤比特率。在確定時，可由仿真的沖激響應(yīng)求出BN值。假設(shè)Sk是N比特長的仿真序列中的第k個發(fā)送比特。對于每一個k值，，Sk是S1或S2。條件誤比特率為通過對整個N比特序列作平均，所得總體誤比特率為例1（PSK）附錄C是執(zhí)行PSK系統(tǒng)半解析仿真的MATLAB代碼，所采用的方法如前所述。由于對稱性，將所接收的符號旋轉(zhuǎn)成正值，引起符號間干擾的發(fā)送濾波器帶寬等于比特率。從圖2中能清楚地看到由ISI造成的誤比特率增加。圖2BPSK系統(tǒng)誤比特率估計的半解析方法QPSK系統(tǒng)誤比特率的半解析估計方法現(xiàn)在考慮QPSK系統(tǒng)的符號差錯概率Ps的半解析估計器。由于QPSK的信號星座圖有四個點而不是兩個，并且信號空間是二維而不是一維，因此QPSK半解析估計器的不同之處在于前者必須為正交信道增加一維?？紤]如圖3所示的信號星座圖。發(fā)送的信號點記作Si，i=1，2，3，4，判決區(qū)域記作Di，i=1，2，3，4。如前所述，如果發(fā)送的是Si，而接收到的信號落在區(qū)域Di中，則接收機作出了正確的判決，否則就發(fā)生了差錯。在圖3中，假設(shè)發(fā)送的是S1，接收的無噪聲信號記作。由于存在符號間干擾和失真，。因為仿真考慮了符號間干擾的影響而沒有考慮噪聲的影響，所以半解析仿真所確定的是而不是。圖3QPSK系統(tǒng)誤比特率的半解析估計的同相和正交分量分別用和表示，其中，。當考慮噪聲時，分別在和上加入nx和ny。此時，在發(fā)送S1的條件下，如果，則作出了正確的判決；如果，則發(fā)生錯誤。記住，由于開發(fā)的是半解析仿真估計器，噪聲的影響用解析方法作了處理，所以沒有出現(xiàn)在圖3中。給定信號空間中接收到的（無噪聲）信號是，現(xiàn)在要確定會導致差錯的噪聲分量nx和ny。這個問題很類似剛考慮過的是二維信號空間而不是一維。我們假設(shè)同相和正交噪聲分量不相關(guān)并且是聯(lián)合高斯分布的，因此，在發(fā)送S1接收情況下，發(fā)生差錯的條件感率是其中nx和ny是同相和正交噪聲分量，為噪聲的方差。為簡化記號，令和作了這些改變，式（10-21）化為該式的上界可表示為因為判決區(qū)域D3在式（10-25）中出現(xiàn)了兩次，所以這個式子給出的是上界。根據(jù)判決區(qū)域的定義可得可以看出式（10-26）中的四個積分中有兩個為1，所以把式（10-22）和式（10-23）代入上式中，并利用和的定義，就可以得到條件差錯概率的上界。條件差錯概率的這個上界為其中Q(.)還是代表高斯Q函數(shù)。根據(jù)對稱性，四種可能發(fā)送符號中的任何一種都有相同的條件差錯概率。和PSK系統(tǒng)一樣，假設(shè)Sk是N個仿真符號序列中的第K個發(fā)送符號。對每個k值，1<k<N，Sk是S1、S2、S3、或S4。根據(jù)式（10-28），條件無符號率的界為通過對總的N個符號序列的條件符號差錯概率作平均，所得總的誤符號率為比特差錯概率PE為PS/2。注意在PSK系統(tǒng)中得到的是準確的解，而在QPSK系統(tǒng)中得到的是一個上界。這里用來開發(fā)半解析估計器的方法可以很容易地擴展到MPSK和QAM系統(tǒng)[1]。在本書余下部分中對許多系統(tǒng)的性能進行評估時，都會采用這里的估計器。其中包括用來說明無線通信系統(tǒng)中多徑和衰落影響的例子，以及用來說明頻率多路復用衛(wèi)星通信系統(tǒng)中非線性失真影響的例子。例2（QPSK）QPSK系統(tǒng)半解析仿真的MATLAB執(zhí)行代碼在附錄D中。仿真的目的是考察發(fā)送濾波器引起的ISI所產(chǎn)生的影響。濾波器的帶寬設(shè)為符號率（比特率的一半，即BW=rb/2）。因為信號星座圖是對稱的，如同前面所討論的一樣，所有接收到的信號都旋轉(zhuǎn)到第一象限。執(zhí)行仿真所得到的信號星座圖和誤比特率如圖4所示。左半圖所示為信號星座圖。注意所接收到的信號星座圖不再是跟理想QPSK系統(tǒng)一樣只有四個點，而是有16個點所組成。為搞清楚其中的緣由，假設(shè)在第一象限中的信號點所代表的數(shù)據(jù)比特是00，同時假設(shè)由于ISI所造成的系統(tǒng)記憶長度是兩個符號（當前的和前面發(fā)送的符號），因此，發(fā)送00將產(chǎn)生四個信號點。這四個信號點分別為00|00、00|01、00|10、00|11，其中垂線分離當前的符號（00）和先前發(fā)送的符號。注意第一象限中的四個點中的每一個都是由稍稍散布著的多個點所組成，這些散布是由于系統(tǒng)表現(xiàn)出來的記憶長度超過兩個符號所造成的，盡管這些額外記憶的影響很小。圖4的右半圖所示為帶發(fā)送濾波器系統(tǒng)的誤比特率，同時作為參考還畫出了AWGN的結(jié)果，很明顯可以看到ISI導致了誤比特率的增加。圖4QPSK系統(tǒng)半解析仿真的結(jié)果數(shù)據(jù)序列的選擇在將半解析方法應(yīng)用于帶記憶的系統(tǒng)時，非常重要的一點是，對于給定的系統(tǒng)記憶長度，使用的數(shù)據(jù)源所產(chǎn)生的數(shù)據(jù)序列要能表示出數(shù)據(jù)符號所有可能的組合。例如，如果記憶長度是三（當前符號加上前兩個符號），則符號差錯概率為一般情況下，對于每一個（Sk,Sk-1,Sk-2）序列，差錯概率是不同的。因此為了準確地體現(xiàn)記憶效應(yīng)，Sk,Sk-1和Sk-2的所有組合都必須出現(xiàn)相同的次數(shù)。一般說來，如果一個二進制系統(tǒng)具有橫跨N個符號的顯著記憶性，則仿真中的數(shù)據(jù)源必須以相同的次數(shù)產(chǎn)生所有的長度為N的二進制序列。長度為N的二進制系統(tǒng)具有2N個序列，有三種常用的方法可以滿足或至少是近似地滿足這一要求。方法如下：如果N比較大，可以用PN序列作為數(shù)據(jù)源。如第七部分所述，由于序列不會出現(xiàn)連續(xù)N個零，所產(chǎn)生的序列數(shù)并不是所期望的2N，而是L=2N-1。這就會產(chǎn)生不平衡的序列，有L/2個1，（L/2）-1個0，如果N很大，則可忽略它的影響。注意我們可以任意選擇大于記憶長度的N值，以減輕它的影響，但是如果N過大，則需要較長的仿真執(zhí)行時間。如果希望得到一個平衡的序列，可以使用deBruijn序列[2].如第七部分所簡述，要產(chǎn)生deBruijn序列，只需在PN序列發(fā)生器輸出N-1個零后再增加一個零。當然也可以簡單地利用隨機數(shù)實現(xiàn)半解析序列。如果序列足夠長，所有的數(shù)據(jù)符號組合都會近似地出現(xiàn)同樣次數(shù)。這就是例1和例2所采用的方法。小結(jié)在這一部分給出了二進制PSK和差分QPSK通信系統(tǒng)的仿真實例，首先開發(fā)了嚴格的蒙特卡羅仿真。利用前一部分所提出的基本概念，可以很容易地開發(fā)出這些仿真。PSK系統(tǒng)非常簡單，只是用來闡明一些基本概念，其中所考慮的不利影響因素只有符號間干擾和加性信道噪聲，而差分QPSK的仿真例子則更加接近實際系統(tǒng)。我們接著討論了半解析仿真。在PSK和QPSK兩種情況下的系統(tǒng)誤比特率的半解析估計器是不同的，所以進行半解析仿真的過程并不是唯一的。盡管估計器很不相同，但是半解析仿真通過傳統(tǒng)的蒙特卡羅仿真來考慮系統(tǒng)中所有的確定性影響，如符號間干擾和非線性失真，因此所用到的方法論是相同的。噪聲和其他隨機因素的影響則用解析方法處理，這就要求知道進行比特或符號判決所需樣本的概率密度函數(shù)。最簡單也是最常用的情況是，假設(shè)噪聲是高斯分布的，同時假設(shè)從噪聲進入點到進行比特或符號判決的點之間的系統(tǒng)是線性的。在這中情況下，判決統(tǒng)計量的pdf是高斯分布的，執(zhí)行蒙特卡羅仿真是為了得到判決統(tǒng)計量的均值。我們看到在那些可以應(yīng)用半解析方法的場合，所得的仿真都很快。SemianalyticBEREstimationforPSKWenowbrieflyconsiderthedevelopmentofanalgorithmforthedeterminationoftheBERinabinaryPSKsystemusingsemianalyticsimulation.WedothisinawaythatiseasilyextendabletoQPSK.ConsiderthesignalconstellationillustratedinFigure1.ThetransmittedsignalpointsaredenotedS1andS2andthecorrespondingdecisionregionsaredenotedD1andD2.AcorrectdecisionismadeatthereceiverifSiistransmittedandthereceivedsignalfallsinregionDi;otherwiseFigure1SemianalyticBERestimationforPSK.anerroroccurs.InFigure1weassumethatS1istransmittedandisreceived.Asdiscussedintheprevioussection,S1anddifferbecauseofintersymbolinterference,nonlineardistortion,ofothersignal-degradingeffects.ThedifferencebetweenS1andisdenoteddx.Theconditionalerrorprobability,conditionedonthetransmissionofS1iswhichisIntermsoftheGaussianQ-function,theprecedingequationbecomesThus,knowledgeof,determinedusingMCsimulation,and，allowstheconditionalBERtobedetermined.IndeterminingthevalueofBNisfoundfromthesimulatedimpulseresponseh[n].AssumethatSkisthekthtransmittedbitinasimulatedsequenceofNbits.Foreachvalueofk,1≤k≤N,SkwillbeS1orS2.TheconditionalBERisTheoverallBER,obtainedbyaveragingovertheentiresequenceofNbits,isgivenbyExample1.(PSK).TheMATLABcodeforexecutingasemianalyticsimulationofaPSKsystemisgiveninAppendixC.Themethodologyusedisthatpresentedintheprecedingparagraphs.Duetosymmetry,thereceivedsymbolsarerotatedtopositivevalues.Thebandwidthofthetransmitterfilter,whichgivesrisetoISI,isequaltothebitrate.TheincreaseintheBERresultingfromISIisclearlyseeninFigure2.Figure2SemianalyticBERestimationforbinaryPSK.SemianalyticBEREstimationforQPSKWenowconsiderasemianalyticestimatorforthesymbolerrorprobabilityPSinaQPSKsystem.SinceaQPSKsignalconstellationhasfoursignalpointsratherthantwo,andsincethesignalspacehastwodimensionsratherthanone,thesemianalyticestimatorforQPSKisdifferentfromtheestimatorforPSKinthatadimensionmustbeaddedforthequadraturechannel.ConsiderthesignalconstellationillustratedinFigure3.ThetransmittedsignalpointsaredenotedSi,i=1,2,3,4,andthedecisionregionsaredenotedDi,i=1,2,3,4.Asintheprecedingsection,acorrectdecisionismadeatthereceiverifSiistransmittedandthereceivedsignalfallsindecisionregionDi;otherwiseanerroroccurs.InFigure3itisassumedthatS1istransmitted,andthenoiselessreceivedsignalisdenoted.Asaresultofintersymbolinterferenceanddistortion,.Itisratherthanthatisdeterminedbythesemianalyticsimulation,Figure3SemianalyticBERestimationforQPSK.sincethesimulationwillaccountfortheeffectsofintersymbolinterferencebutnottheeffectsofnoise.Thedirectandquadraturecomponentsofaredenotedand,respectively,whereand.Whennoiseisconsidered,byaddingnxandnytoand,respectively,acorrectdecisionismade,conditionedonS1transmitted,if.Anerrorismadeif，Keepinmindthatsincewearedevelopingasemianalyticestimator,theimpactofnoiseistreatedanalyticallyanddoesnotappearinFigure3.Theproblemistodeterminethenoisecomponentsnxandnythatwillresultinanerrorgiventhereceived(noiseless)pointinsignalspace.TheproblemisverysimilartothePSKexamplejustconsidered.Theessentialdifferenceisthatweareworkingintwodimensionsratherthanone.WeassumethatthedirectandquadratureadditivenoisecomponentsareuncorrelatedandjointlyGaussian.Thus,giventhatS1istransmittedandisreceived,anerrorismadeifWherenxandnyarethedirectandquadraturenoisecomponents,andrepresentsthenoisevariance.InordertosimplifythenotationletandWiththesechanges(10.21)becomesThiscanbeboundedbytheexpressionwheretheboundoccurssincethedecisionregionD3appearstwicein(10.25).FromthedefinitionofthedecisionregionswecanwriteRecognizingthattwoofthefourintegralsin(10.26)areequaltooneyieldsSubstituting(10.22)and(10.23)intheprecedingexpression,andusingthedefinitionsOfand,yieldstheboundontheconditionalerrorprobability.Thisconditionalerrorprobabilityboundiswhere,asalways,Q(·)istheGaussianQfunction.Bysymmetry,theconditionalerrorprobabilityisthesameforanyofthefourpossibletransmittedsymbols.AswithPSKassumethatSkisthektransmittedsymbolinasimulatedequenceofNsymbols.Foreachvalueofk,1<k<N，SkwillbeS1、S2、S3、orS4.Theboundontheconditionalsymbolerrorrateis,from(10.28):Theoverallsymbolerrorrate,obtainedbyaveragingtheconditionalsymbolerrorprobabilityovertheentiresequenceofNsymbols,isgivenbyThebiterrorrate,PE,isPS/2.NotethatinthePSKcaseweobtainedanexactsolution,whereasinthecaseofQPSKwehaveabound.ThetechniqueusedheretodevelopasemianalyticestimatoriseasilyextendedtoMPSKandQAM[1].Theestimatordevelopedherewillbeusedthroughouttheremainderofthisbookforevaluatingtheperformanceofanumberofsystems.Includedwillbeexamplesillustratingtheeffectofmultipathandfadinginawirelesssystemandtheeffectofnonlineardistortioninafrequencymultiplexedsatellitecommunicationssystem.Example2.(QPSK).TheMATLABcodeforexecutingasemianalyticsimulationofaQPSKsystemisgiveninAppendixD.ThesimulationisruntoexaminetheeffectoftheISIresultingfromtransmitterfiltering.Thefilterbandwidthissetequaltothesymbolrate(one-halfthebitrate,i.e.,BW=rb/2).Sincethesignalconstellationissymmetric,allreceivedsignalpointsarerotatedtothefirstquadrantasdiscussedintheprecedingparagraphs.ExecutingthesimulationyieldsthesignalconstellationandBERillustratedinFigure4.Thereceivedsignalconstellationisshownintheleft-handpaneofFigure4.Notethatthereceivedsignalconstellationnolongerconsistsof4points,asisthecaseforidealQPSK,butnowconsistsof16points.Inordertounderstandthereasonforthis,assumethatthesignalpointinthefirstquadrantrepresentsthedatabit00andthatthesystemmemory,asaresultofISI,istwosymbols(thecurrentandtheprevioustransmittedsymbols).Asaresult,foursignalpointswillresultfromthetransmissionof00.Thesefoursignalpointscorrespondto00|00,00|01,00|10,and00|11,wheretheverticalbardelineatesthecurrentsymbol(00)andthepreviouslytransmittedsymbols.Notealsothateachofthefourpointsinthefirstquadrantarecomposedofpointsthatareslightlyscattered.Thisscatteringresultsfromthefactthatthesystemexhibitsamemorylengththatexceedstwosymbols,althoughtheeffectofthisadditionalmemoryissmall.Theleft-handpaneofFigure4illustratestheBERofthesystemwithtransmitterfiltering.TheAWGNresultisalsoillustratedforreference.TheincreaseintheBERresultingfromtheISIisclearlyseen.Figure4QPSKsemianalyticsimulationresults.ChoiceofDataSequenceInapplyingsemianalytictechniquestoasystemhavingmemory,itisimportanttouseadatasourcethatgeneratessequencesexhibitingallpossiblecombinationsofdatasymbolsforthegivenmemorylengthofthesystem.Forexample,ifthememorylengthisthree(currentsymbolplusthetwoprecedingsymbols)thesymbolerrorprobabilityisgivenbyTheerrorprobabilitywill,ingeneral,bedifferentforeach（Sk,Sk-1,Sk-2）sequence.Thus,allcombinationsofSk,Sk-1andSk-2,mustappearanequalnumberoftimestoproperlyaccountforthememoryefficts.Ingeneral,ifabinarysystemexhibitssignificantmemoryspanningNsymbols,thenallbinarysequencesoflengthNshouldbegeneratedbythedatasourceanequalnumberoftimesinthesimulation.Forabinarysystemthereare2NsequencesoflengthN.Therearethreepopularwaystoaccomplish,oratleatapproximate,thisrequirementasfollows:1.IfNisreasonablylargeonemaywishtouseaPNSequenceforthedatasource.AsdiscussedinChapter7,thenumberofsequencesgeneratedwillnotbe2NasdesiredbutwillbeL=2N-1,sincethesequenceofNconsecutivezeroswillnotoccur.Theresultwillbeanunbalancedseque