電路與電子技術(shù)基礎(chǔ) 課件 第10章 AD與DA轉(zhuǎn)換器

第10章模/數(shù)與數(shù)/模的轉(zhuǎn)換10.1

A/D轉(zhuǎn)換器10.2

D/A轉(zhuǎn)換器1本章要求 1.了解模數(shù)（AnalogtoDigital，A/D）轉(zhuǎn)換電路和數(shù)模（DigitaltoAnalog，D/A）轉(zhuǎn)換電路的基本概念。第10章模/數(shù)與數(shù)/模的轉(zhuǎn)換 2.了解A/D轉(zhuǎn)換器的轉(zhuǎn)換過程、轉(zhuǎn)換原理、分類及ADC集成芯片及應(yīng)用等。 3.了解D/A轉(zhuǎn)換器的轉(zhuǎn)換過程、工作原理、典型分類及DAC接口應(yīng)用等。2典型測控系統(tǒng)的示意圖：圖10.0.1典型測控系統(tǒng)的示意圖310.1

A/D轉(zhuǎn)換器10.1.1A/D轉(zhuǎn)換過程

現(xiàn)實中，將自然界中的一些模擬信號轉(zhuǎn)換為數(shù)字信號的器件稱為A/D轉(zhuǎn)換器。因為模擬量在時間上是連續(xù)變化的信號，而數(shù)字量在時間上是離散變化的。所以ADC在轉(zhuǎn)換過程中只能在一系列離散的時間點上對輸入模擬信號進行采樣，將這些采樣值轉(zhuǎn)換為數(shù)字量輸出。在ADC中，一般需要經(jīng)過采樣、保持、量化、編碼這四個步驟來完成從模擬量到數(shù)字量的轉(zhuǎn)換，不過在實際電路中，這些步驟往往是可以合并進行的。41.采樣與保持圖10.1.1采樣與保持電路采樣與保持過程往往是通過采樣和保持電路同時完成的。采樣和保持電路的原理圖及輸出波形如圖10.1.1所示。5

圖10.1.1（a）所示為一典型的采樣與保持電路的原理圖，ui為輸入模擬信號，其中的場效應(yīng)管作為采樣開關(guān)，由頻率為fs的采樣脈沖s(t)控制其通斷。電容C完成保持信號的功能。當采樣開關(guān)導通時，電容C迅速充電，使uc=ui。當采樣開關(guān)斷開時，由于電容C漏電很小，其上電壓基本保持不變。經(jīng)采樣與保持電路后，輸入模擬信號變成了在一系列時間間隔內(nèi)發(fā)生變化的階梯信號，如圖10.1.1（b）所示。采樣脈沖寬度t很窄時，可近似認為其uO(t)的輸出保持不變。

為了用采樣信號uO(t)有效地表示輸入信號ui(t)，必須有足夠高的采樣頻率fs。若輸入模擬量是一個頻率有限的信號，且其最高頻率為fIMAX，則采樣信號頻率fs只要滿足

fs≥2fIMAX

（10.1.1）就能夠-保證采樣以后信號能夠不失真地反映輸入信號。

62．量化與編碼

為了將模擬信號轉(zhuǎn)換為數(shù)字量，在A/D轉(zhuǎn)換過程中，必須將采樣與保持電路的輸出電壓，按某種近似方式歸化到與之相應(yīng)的離散電平上，這一轉(zhuǎn)化過程稱為數(shù)值量化，簡稱量化。

量化過程常采用兩種近似量化方式：只舍不入和有舍有入。

量化過程中所取的最小數(shù)量單位稱為量化單位，也稱量化階梯，用s表示，它是數(shù)字信號最低位為1時所對應(yīng)的模擬量，即1LSB（LeastSignificantBit）。7

以3位ADC為例，設(shè)輸入信號ui的變化范圍為0～8V，采用只舍不入量化方式時，取量化單位s=1V，量化中把不足量化單位部分舍棄，如數(shù)值在0～1V之間的模擬電壓都當作0s，用二進制數(shù)000表示；數(shù)值在1～2V之間的模擬電壓都當作1s，用二進制數(shù)001表示，等等。這種量化方式的最大誤差為1s。

采用只舍不入量化方式時的最大量化誤差為｜εmax｜=1LSB，而采用有舍有入（四舍五入）量化方式的最大量化誤差為｜εmax｜=1/2LSB，后者量化誤差比前者小，因此被大多數(shù)AD轉(zhuǎn)換器采用。8圖10.1.23位ADC轉(zhuǎn)換關(guān)系9

圖10.1.2給出了3位理想ADC轉(zhuǎn)換關(guān)系，其中圖10.1.2（a）和（b）分別為只舍不入和有舍有入的轉(zhuǎn)換關(guān)系示意圖。設(shè)參考電壓為VREF，n位只舍不入量化ADC的階梯為

S=VREF/2n

（10.1.2）n位有舍有入量化ADC的階梯為

S=VREF/(2n-1)（10.1.3）1010.1.2A/D轉(zhuǎn)換原理1．ADC的分類按照ADC的轉(zhuǎn)換精度區(qū)分，有8位、10位、12位、14位、16位、24位、3位半、4位半等類型；按照ADC的轉(zhuǎn)換速度區(qū)分：有慢速、中速、高速和超高速ADC等類型；按照ADC的輸出接口方式區(qū)分，有并行接口和串行接口ADC。

按照ADC工作原理區(qū)分，可分為直接ADC和間接ADC兩類。直接ADC可將模擬信號直接轉(zhuǎn)換為數(shù)字信號，這類ADC具有較快的轉(zhuǎn)換速度。間接ADC則先將模擬信號轉(zhuǎn)換為某一中間變量（時間或頻率），然后將中間變量轉(zhuǎn)換為數(shù)字輸出，這類ADC的速度較慢。11（1）并行比較型：并行比較型ADC采用多個比較器，僅做一次比較就能實現(xiàn)轉(zhuǎn)換。（2）逐次比較型：逐次比較型ADC內(nèi)部由一個比較器和一個D/A轉(zhuǎn)換器采用逐次比較邏輯構(gòu)成。（3）∑-△調(diào)制型：∑-△型ADC由積分器、比較器、1位D/A轉(zhuǎn)換器和數(shù)字濾波器等組成。（4）雙積分型：雙積分型ADC的工作原理是將輸入電壓轉(zhuǎn)換為時間或頻率，由定時器/計數(shù)器獲得數(shù)字值。（5）電壓/頻率變換型：電壓/頻率變換型ADC是通過間接轉(zhuǎn)換方式實現(xiàn)A/D轉(zhuǎn)換的。

下面，簡單介紹幾種ADC工作原理的主要特點，以便在實際應(yīng)用中進行選擇。122．ADC的主要技術(shù)指標（1）分辨率。ADC的分辨率又稱為ADC的精度，其定義為ADC所能分辨的輸入模擬量的最小變化量，分辨率用于描述ADC對輸入量微小變化的敏感程度。ADC的輸出是n位二進制代碼，因此在輸入電壓范圍一定時，位數(shù)越多，量化誤差越小，轉(zhuǎn)換精度越高，分辨能力越強。

ADC的幾項主要技術(shù)指標有分辨率、轉(zhuǎn)換速度、轉(zhuǎn)換誤差和信號輸入范圍。（2）轉(zhuǎn)換速度。ADC的轉(zhuǎn)換速度一般指在1s內(nèi)可以完成的轉(zhuǎn)換次數(shù)。當然，在應(yīng)用時轉(zhuǎn)換速度越高越好。例如，并行比較型ADC可達到50ns，屬于超高速ADC；逐次比較型ADC是10～50μs，屬于高速ADC；雙積分型ADC是10～30ms，屬于低速ADC。13（3）轉(zhuǎn)換誤差。

轉(zhuǎn)換誤差通常以輸出誤差的最大值形式給出，表示實際輸出的數(shù)字量與理論上輸出的數(shù)字量之間的差別，一般以最低有效位的倍數(shù)表示。例如，有舍有入量化方式的轉(zhuǎn)換誤差絕對值<±1/2LSB，表示實際輸出的數(shù)字量與理論上輸出的數(shù)字量之間的誤差小于最低有效位的半個字；只舍不入量化方式的轉(zhuǎn)換誤差為1LSB。轉(zhuǎn)換誤差綜合反映了ADC在一定使用條件下的總偏差，通常會在技術(shù)參數(shù)手冊中給出。14（4）滿量程輸入范圍。

滿量程輸入范圍是指ADC輸出從零變到最大值時對應(yīng)的模擬輸入信號的變化范圍。例如，某12位ADC輸出000H時對應(yīng)輸入電壓為0V，輸出FFFH時對應(yīng)輸入電壓為5V，則其滿量程輸入范圍是0～5V。ADC的其他指標還有偏移誤差、線性度等。153．ADC的選用原則（1）采樣速度。

采樣速度決定了數(shù)據(jù)采集系統(tǒng)的實時性。采樣速度由模擬信號帶寬、數(shù)據(jù)通道數(shù)和每個周期的采樣數(shù)來決定。采樣速度越高，對模擬信號復原越好，即實時性越好。

不同系統(tǒng)所要求使用的ADC輸出的數(shù)據(jù)位數(shù)、系統(tǒng)的精度、線性度等也不同。（2）ADC轉(zhuǎn)換精度。

ADC轉(zhuǎn)換精度與ADC的分辨率有密切關(guān)系。在一個復雜的檢測系統(tǒng)中，各環(huán)節(jié)的誤差、信號源阻抗、信號帶寬、分辨率和系統(tǒng)的通過率都會影響誤差的計算。在正常情況下，ADC轉(zhuǎn)換前向通道的總誤差應(yīng)小于或等于ADC的量化誤差，否則選取高分辨率的ADC也沒有實際意義。16（3）轉(zhuǎn)換時間。

A/D轉(zhuǎn)換是一個動態(tài)的過程，需要一定的轉(zhuǎn)換時間。而輸入的模擬量總是在連續(xù)不斷變化的，這樣便造成了轉(zhuǎn)換輸出的不確定性誤差，即孔徑誤差。為了確保較小的孔徑誤差，要求ADC具有與之相適應(yīng)的轉(zhuǎn)換速度。否則，就應(yīng)該在ADC前加入采樣與保持電路，以滿足系統(tǒng)的要求。（4）基準電壓源。

基準電壓源VREF的參數(shù)有電壓幅度、極性及穩(wěn)定性，基準電壓源對A/D轉(zhuǎn)換的精度有很大的影響。在實際應(yīng)用中還要考慮成本及芯片來源等其他因素。174．并行比較ADC

并行比較型ADC采用多個比較器，僅做一次比較就能實現(xiàn)轉(zhuǎn)換。因此，轉(zhuǎn)換速度快，適用于視頻采樣等速度特別快的領(lǐng)域。18圖10.1.33位并行比較ADC的內(nèi)部電路（有舍有入）19表10.1.13位有舍有入并行比較ADC轉(zhuǎn)換表輸入模擬信號Vin階梯等效模擬輸入Vin比較器輸出C7C6C5C4C3C2C1輸入為1的異或門輸入

D2D1D0量化誤差0s00000000無0001s000000110012s000001120103s000011130114s000111141005s001111151016s011111161107s1111111711120例10.1.1

在圖10.1.3中，若基準電壓VREF=8.9V，R=2kΩ，則當輸入模擬電壓Vin為6.3V時，輸出的數(shù)字量是多少？解：s=VREF/(2n-1)=8.9/(23-1)≈1.27V

Vin/s=6.3/1.27≈4.96

四舍五入4.96的結(jié)果為5，對應(yīng)的三位數(shù)字輸出量為D2D1D0=101。21

例10.1.2

4位只舍不入并行比較ADC電路，若基準電壓VREF=24.5V，R=2kΩ，則當輸入模擬電壓Vin為10.33V時，輸出的數(shù)字量是多少？解：

s=VREF/2n=24.5/24≈1.53V

Vin/s=10.33/1.53=6.75

四舍五入6.75的結(jié)果為6，對應(yīng)的四位數(shù)字輸出量為D3D2D1D0=0110。22表10.1.23位只舍不入并行比較ADC轉(zhuǎn)換表輸入模擬信號Vin階梯等效模擬輸入Vin比較器輸出C7C6C5C4C3C2C1輸入為1的異或門輸入

D2D1D0量化誤差0s00000000無0001s000000110012s000001120103s000011130114s000111141005s001111151016s011111161107s11111117111235．逐次逼近型ADC

目前，在實際過程應(yīng)用中，應(yīng)用最多的是逐次逼近型ADC。逐次逼近型ADC又被稱為逐位比較型ADC，其轉(zhuǎn)換過程與用天平稱重相似。

逐次逼近型ADC內(nèi)部結(jié)構(gòu)組成主要包括脈沖源、控制電路VL、逐次逼近寄存器、比較器、D/A轉(zhuǎn)換器及基準電壓VREF等。

逐次逼近型ADC就是將輸入模擬信號Vi與不同的比較電壓Vo做多次比較，使轉(zhuǎn)換所得的數(shù)字量在數(shù)值上從高到低位逐次逼近輸入模擬量對應(yīng)值。在比較工作開始時，需要設(shè)置逐次逼近寄存器輸入數(shù)字量，按照從高位到低位逐次進行。通過D/A轉(zhuǎn)換后的Vo的不同輸出電壓與Vi的比較來確定各位數(shù)碼的“0”“1”狀態(tài)，使轉(zhuǎn)換所得的數(shù)字量在數(shù)值上逐次逼近輸入模擬量的對應(yīng)值。24

下面舉例說明4位只舍不入逐次逼近型ADC的轉(zhuǎn)換過程，4位逐次逼近型ADC結(jié)構(gòu)如圖10.1.4所示。假設(shè)輸入模擬電壓Vi=3.44V，D/A轉(zhuǎn)換器的基準電壓VREF=5V。4位DAC輸入數(shù)值D3D2D1D0的權(quán)值分別為（2-1、2-2、2-3、2-4）VREF，即在輸入0000時，其輸出Vo=0V，輸入1111時，Vo≈VREF=5V。圖10.1.44位逐次逼近型ADC結(jié)構(gòu)25

A/D轉(zhuǎn)換開始前將逐次逼近寄存器輸出清零（0000），4位DAC輸出的模擬電壓Vo=0V。這樣在CLK第1個時鐘脈沖作用下，控制逐次逼近寄存器輸出D3D2D1D0為1000，經(jīng)過D/A轉(zhuǎn)換器轉(zhuǎn)換為與之對應(yīng)的新模擬電壓Vo=23/24=8/16VREF=2.5V，送入比較器與模擬輸入信號Vi=3.44V進行比較。由于Vi>Vo，逐次逼近寄存器高位的1應(yīng)保留。在第2個時鐘脈沖作用下，按同樣的方法將次高位置1，使逐次逼近寄存器輸出1100，此時經(jīng)D/A輸出Vo=(23+22)/24=12/16VREF=3.75V。由于Vi＜Vo，確定次高位的1應(yīng)該刪除（記為0）。在第3個時鐘脈沖作用下，使逐次逼近寄存器輸出1010，此時經(jīng)D/A輸出Vo=(23+21)/24=10/16VFER=3.125V。由于Vi>Vo，確認逐次逼近寄存器該位的1應(yīng)保留。在第4個時鐘脈沖作用下，使逐次逼近寄存器輸出1011，此時經(jīng)D/A輸出Vo=(23+22+21)/24=11/16VFER=3.4375V。由于Vi>Vo，確認逐次逼近寄存器該位的1應(yīng)保留。所以，經(jīng)四次比較后最終得到轉(zhuǎn)換數(shù)值為1011。26

逐次逼近型ADC的轉(zhuǎn)換時間取決于輸出數(shù)字位數(shù)n和時鐘頻率，若轉(zhuǎn)換的位數(shù)越多，或者轉(zhuǎn)換的時鐘頻率越低，則A/D轉(zhuǎn)換所需的時間越長。在具有n位逐次逼近型ADC中，需要n個脈沖進行n次比較；在第（n+1）個脈沖作用下，寄存器中的狀態(tài)被送到輸出端；第（n+2）個脈沖作用下，電路清除輸出端狀態(tài)，恢復原狀態(tài)。所以，完成一次轉(zhuǎn)換所需的時間為

t=(n+2)TCLK

27例10.1.3

在8位只舍不入逐次逼近型ADC電路中，設(shè)電路的VREF=8.76V，時鐘頻率f=100kHz，當輸入模擬量Vi=6.42V時，ADC輸出的8位數(shù)字量D是多少？其轉(zhuǎn)換時間為多少？

在ADC輸出相同位數(shù)的情況下，逐次逼近型ADC的轉(zhuǎn)換速度較快且所用器件少。28

ADC0809是美國國家半導體公司采用CMOS工藝生產(chǎn)的8位并行逐次逼近型ADC芯片，片內(nèi)有8路模擬開關(guān)，可輸入8個模擬量。輸入信號為單極性，量程為0～+5V。外接CLK為640kHz時，典型的轉(zhuǎn)換速度為100μs。片內(nèi)帶有三態(tài)輸出緩沖器，這樣數(shù)據(jù)輸出可與數(shù)據(jù)總線直接相連。其性能價格比有明顯的優(yōu)勢，該型號ADC是比較廣泛使用的芯片之一。29

ADC0809有28個引腳，其內(nèi)部結(jié)構(gòu)可分為模擬輸入、轉(zhuǎn)換器和三態(tài)輸出緩沖器三大部分，如圖10.1.5所示。圖10.1.5ADC0809的結(jié)構(gòu)框圖1．ADC的分類302．ADC0809的引腳功能及引腳分布ADC0809的引腳分布如圖10.1.6所示，各引腳功能如下。圖10.1.6ADC0809的引腳分布IN0～IN7模擬量輸入通道：ADC0809對輸入模擬量的要求主要有輸入信號為單極性，電壓范圍為0～5V，若信號過小，則需要進行放大。另外，模擬量輸入信號在A/D轉(zhuǎn)換過程中，值不會被變換，對速度快的模擬量信號，需要在輸入ADC前增加采樣與保持電路。31A、B、C三位地址選擇線：地址線排序是A為低位地址，C為高位地址，三位地址選擇線可以對8路模擬通道進行選擇。ALE地址鎖存允許信號：對應(yīng)ALE上升沿，將A、B、C地址送入地址鎖存器。START轉(zhuǎn)換啟動信號：START上升沿時，所有內(nèi)部寄存器清零，START下降沿時，開始進行A/D轉(zhuǎn)換，在A/D轉(zhuǎn)換期間，START應(yīng)保持低電平。D7～D0數(shù)據(jù)輸出線：三態(tài)緩沖輸出形式下可以與微處理器的數(shù)據(jù)線直接相連。OE輸出允許信號：用于控制三態(tài)輸出鎖存器，當OE為低電平時，輸出數(shù)據(jù)呈高阻態(tài)；當OE為高電平時，允許轉(zhuǎn)換獲得的數(shù)據(jù)輸出。32CLK時鐘信號：ADC0809內(nèi)部沒有時鐘電路，所需時鐘信號必須由外部提供，典型值為640kHz，最小時鐘頻率為10kHz，最大時鐘頻率為1280kHz。EOC轉(zhuǎn)換結(jié)束信號：當A/D轉(zhuǎn)換完畢之后，發(fā)出一個正脈沖，表示A/D轉(zhuǎn)換結(jié)束，此信號可作為查詢的狀態(tài)標志，也可作為中斷請求信號使用。VREF基準參考電壓：基準參考電壓用來與輸入的模擬信號進行比較，作為逐次逼近的基準，其典型值為+5V（VREF=+5V，VREF=0V）。VCC接電源電壓+5V，GND為接地端。3310.2D/A轉(zhuǎn)換器10.2.1概述

目前，人們將自然界中的一些數(shù)字信號轉(zhuǎn)換為模擬信號的器件稱為D/A轉(zhuǎn)換器（DigitaltoAnalogConverter，DAC）。

DAC就是將數(shù)字量每位二進制數(shù)碼分別按所在位的“權(quán)”轉(zhuǎn)換為相應(yīng)的模擬量，相加求和從而得到與原數(shù)字量成正比的模擬量。三位理想的DAC輸入、輸出關(guān)系如圖10.2.1所示，其輸出、輸入之間成正比。DAC將輸入數(shù)字量轉(zhuǎn)換為相應(yīng)離散模擬值。

1．D/A轉(zhuǎn)換過程

任何DAC的使用都是與其數(shù)字編碼形式密切相關(guān)的。圖中采用的是自然加權(quán)二進制碼，是一種單極性碼。在DAC應(yīng)用中，通常將每個數(shù)字量表示為滿刻度模擬值的一個分數(shù)值，稱為歸一化表示法。34例如，圖10.2.1中，數(shù)字111經(jīng)DAC轉(zhuǎn)換為7/8FSR，其中FSR為FullScaleRange（滿刻度值）的縮寫，數(shù)字001轉(zhuǎn)換為1/8FSR。數(shù)字的最低有效位常用LSB表示，其對應(yīng)的模擬輸出值為1/2nFSR，n是數(shù)字量的位數(shù)。另外，DAC常使用雙極性碼。雙極性碼可表示模擬信號的幅值和極性，適用于具有正、負極性的模擬信號的轉(zhuǎn)換。使用雙極性碼時，其FSR是單極性碼FSR的二分之一。圖10.2.1三位理想的DAC輸入、輸出關(guān)系35

D/A轉(zhuǎn)換原理的主要過程如圖10.2.2所示。首先微處理器發(fā)出的并行數(shù)字信號通過DAC變成離散的數(shù)字信號，然后被存放在采樣保持器中，最后通過低通濾波器將其轉(zhuǎn)化為連續(xù)的模擬信號輸出。圖10.2.2D/A轉(zhuǎn)換原理的主要過程36

DAC內(nèi)部結(jié)構(gòu)一般包括數(shù)字緩沖寄存器、N位模擬開關(guān)、譯碼網(wǎng)絡(luò)、放大求和電路和基準電壓源，如圖10.2.3所示。圖10.2.3DAC內(nèi)部結(jié)構(gòu)372．DAC的分類

由于目前各廠家生產(chǎn)的DAC芯片種類繁多，對DAC有如下幾種分類方式。按工作原理分為權(quán)電阻網(wǎng)絡(luò)DAC、R-2R倒T型電阻網(wǎng)絡(luò)DAC、電流激勵DAC、串行總線DAC等。按信息轉(zhuǎn)換位數(shù)上分為8位、10位、12位、16位等。按轉(zhuǎn)換時間分為超高速DAC（轉(zhuǎn)換時間<100ns）、高速DAC（介于100ns～10μs之間）、中速DAC（介于10μs～100μs之間）、低速DAC（>100μs）等。按數(shù)字量的輸入形式分為并行總線DAC和串行總線DAC。在輸出信號形式上分為電壓輸出型和電流輸出型。383．DAC的技術(shù)參數(shù)

DAC的技術(shù)指標很多，主要有轉(zhuǎn)換精度、分辨率、轉(zhuǎn)換誤差和轉(zhuǎn)換速度。DAC的轉(zhuǎn)換精度指在整個工作區(qū)間內(nèi)，實際輸出電壓與理想輸出電壓之間的偏差，通常用分辨率和轉(zhuǎn)換誤差描述。1）分辨率分辨率是指當輸入數(shù)字發(fā)生單位數(shù)碼變化時所對應(yīng)的輸出模擬量的變化量。分辨率通常有如下三種表示方法。（1）最低有效位：LSB=VOmin。例如，某8位DAC，參考基準輸入電壓VREF為5V，其分辨率為LSB=VREF/28=5000mV/256≈19.5mV（2）最低有效位（LSB）與最大輸出（VOmax）之比，即S=VOmin/VOmax=1/(2n-1)（3）在工程中，通常將n位DAC，采用百分率來衡量分辨率的高低，即1/2n的百分數(shù)。例如，8位DAC，采用百分率表示分辨率為1/28=1/256=0.0039=0.39%392）轉(zhuǎn)換誤差

現(xiàn)實的DAC由于各元件參數(shù)值存在誤差、基準電壓不夠穩(wěn)定及運算放大器的漂移等，DAC實際轉(zhuǎn)換精度受轉(zhuǎn)換誤差的影響，低于理論轉(zhuǎn)換精度。轉(zhuǎn)換誤差指實際輸出的模擬電壓與理想值之間的最大偏差，常用這個最大偏差與輸出電壓FSR的百分比或LSB的倍數(shù)表示。轉(zhuǎn)換誤差一般是增益誤差、漂移誤差和非線形誤差的綜合指標。3）轉(zhuǎn)換速度

轉(zhuǎn)換速度一般由建立時間決定。建立時間是指當輸入的數(shù)字量變化時，輸出電壓進入與穩(wěn)態(tài)值相差范圍以內(nèi)的時間。輸入的數(shù)字量變化越大，建立時間越長，所以輸入從全0跳變?yōu)槿?（或從全1變?yōu)槿?）時建立時間最長，該時間稱為滿量程建立時間。一般技術(shù)手冊上給出的建立時間指滿量程建立時間。此外，還有溫度系數(shù)等技術(shù)指標。404）DAC的選用原則在進行含有DAC的輸出電路設(shè)計過程中，對DAC的選用主要考慮如下幾個方面。（1）DAC用于什么系統(tǒng)、應(yīng)轉(zhuǎn)換輸出的數(shù)據(jù)位數(shù)、系統(tǒng)的精度及線性度。（2）輸出的模擬信號類型，包括輸出信號的范圍、種類（電流型、電壓型）、極性（單、雙極性）、信號的驅(qū)動能力、信號的變化速度。（3）系統(tǒng)工作頻率的范圍、DAC的轉(zhuǎn)換時間、轉(zhuǎn)換速度，高速應(yīng)用還是低速應(yīng)用。（4）基準電壓源的來源?；鶞孰妷涸吹姆?、極性及穩(wěn)定性；電壓是固定的還是可調(diào)的，是外部提供還是D/A轉(zhuǎn)換芯片內(nèi)提供等。（5）成本及芯片來源等因素。4110.2.2典型DAC

1．權(quán)電阻網(wǎng)絡(luò)DAC

目前，工程應(yīng)用的DAC集成芯片較多，本節(jié)主要介紹權(quán)電阻網(wǎng)絡(luò)DAC和R-2R倒T型電阻網(wǎng)絡(luò)DAC的工作原理。

權(quán)電阻網(wǎng)絡(luò)DAC是一種最簡單、最直接的并行轉(zhuǎn)換電路，在轉(zhuǎn)換時間上屬于超高速DAC（轉(zhuǎn)換時間<100ns），但其電阻網(wǎng)絡(luò)的阻值類型隨著轉(zhuǎn)換位數(shù)的增加而增加，這種DAC多應(yīng)用在快速轉(zhuǎn)換的場合。

4位二進制權(quán)電阻網(wǎng)絡(luò)DAC電路如圖10.2.4所示。圖中MSB為最高有效位，LSB為最低有效位，VREF為參考電壓，從高位到低位的數(shù)字量D3、D2、D1、D0，分別控制模擬開關(guān)S3、S2、S1、S0。數(shù)字量D為1時，S連接，相當接到“l(fā)”位置；D為0時，模擬開關(guān)懸空，相當接到“0”位置。42

43例10.2.1在4位權(quán)電阻網(wǎng)絡(luò)DAC電路中，若RF=2-4R，VREF=5V，當輸入數(shù)字量為D3D2D1D0=1010時，求相應(yīng)的模擬輸出電壓Vo。解：由式（10-6），4位權(quán)電阻網(wǎng)絡(luò)DAC電路的模擬輸出電壓為Vo=-IRF=-RF/RVREF(D023+D122+D221+D320)代入RF=2-4R，VREF=5V，D3D2D1D0=1010，得Vo=-R/R×5×(8+2)/24=-5×10/16=-3.125V44例10.2.1

在4位權(quán)電阻網(wǎng)絡(luò)DAC電路中，若RF=2-4R，VREF=5V，當輸入數(shù)字量為D3D2D1D0=1010時，求相應(yīng)的模擬輸出電壓Vo。解：

由式（10-6），4位權(quán)電阻網(wǎng)絡(luò)DAC電路的模擬輸出電壓為Vo=-IRF=-RF/RVREF(D023+D122+D221+D320)代入RF=2-4R，VREF=5V，D3D2D1D0=1010，得Vo=-R/R×5×(8+2)/24=-5×10/16=-3.125V45圖10.2.44位二進制權(quán)電阻網(wǎng)絡(luò)DAC電路46

2．R-2R倒T型電阻網(wǎng)絡(luò)DAC圖10.2.5R-2R倒T型電阻網(wǎng)絡(luò)DAC內(nèi)部結(jié)構(gòu)原理

在目前應(yīng)用的DAC中，通常采用R-2R倒T型電阻網(wǎng)絡(luò)DAC，其內(nèi)部結(jié)構(gòu)原理如圖10.2.5所示。47圖10.2.6電阻網(wǎng)絡(luò)的等效電路

在圖中，根據(jù)集成反向放大器的“虛假短路”概念（即V-≈V+≈0），無論開關(guān)S3、S2、S1、S0與哪一邊接通，各2R電阻的上端都相當于接通地電位端，其電阻網(wǎng)絡(luò)的等效電路如圖10.2.6所示。48

設(shè)圖中電路的總電流為I，從電路中可以看出，分別從11'，22'，33'，44'每個端口向左看的等效電阻都是R，這樣可以推導出從參考電源流入電阻網(wǎng)絡(luò)的總電流為:

I=VREF/R（10.2.3）

其中，流過4'4端的電阻支路的電流為I/2，流過3'3端、2'2端、1'1端各電阻支路的電流分別為I/4、I/8、I/16。在圖10-12中，開關(guān)S3～S0受數(shù)字量D3D2D1D0的控制。當某位數(shù)字量Di為“1”時（如D0=1），控制相應(yīng)的開關(guān)（如S0=1）與放大器的反相輸入端接通，相應(yīng)電阻支路的電流（I/16）流過反向放大器的反饋電阻RF后，其輸出電壓VO=-IRF；當某位數(shù)字量為“0”時，控制相應(yīng)的開關(guān)與地電位端接通，相應(yīng)的電流不流過放大器的反饋電阻RF。這樣，電路中流過放大器反饋電阻的總電流為:

I=D3I/2+D2I/4+D1I/8+D0I/16（10.2.4）49

根據(jù)“虛地”概念，有VO=-IRF。如果取反饋電阻RF=R，并將式（10.2.3）和式（10.2.4）代入，則輸出電壓為:

VO=-RFI/24?(D323+D222+D121+D020)=-VREF?RF/R?24?(D323+D222+D121+D020)

=-VREF/24?(D323+D222+D121+D020)

（10.2.5）

式（10.2.5）表明，輸出模擬電壓正比于輸入的數(shù)字量，實現(xiàn)了數(shù)字量轉(zhuǎn)換為模擬量的功能。

對于n位R-2R倒T型電阻網(wǎng)絡(luò)DAC，輸入為n位二進制數(shù)字量Dn-1Dn-2…D1D0，輸出的模擬電壓為:VO=-VREF/2n?(Dn-12n-1+Dn-22n-2+…+D121+D020)（10.2.6）5010.2.2典型DAC例10.2.1

4位R-2R倒T型電阻網(wǎng)絡(luò)DAC如圖10.2.5所示，假定RF=R，VREF=5V。求：①該電路的FSR；②最小輸出電壓VOmin；③百分數(shù)表示的分辨率；④最大輸出電壓VOmax；⑤當輸入數(shù)字量D3D2D1D0=1000時的模擬輸出值Vo。

5110.2.3DAC接口應(yīng)用1．概述

目前應(yīng)用的DAC芯片種類繁多，不同形式的DAC與處理器接口有所不同。下面，重點介紹DAC0832及接口應(yīng)用。

DAC0832是美國國家半導體公司采用CMOS工藝生產(chǎn)的8位D/A轉(zhuǎn)換集成電路芯片。它具有與微控制器連接簡單、轉(zhuǎn)換控制方便、價格低廉等特點，因而得到了廣泛應(yīng)用。

DAC0832的內(nèi)部結(jié)構(gòu)如圖10.2.7所示，其內(nèi)部有8位輸入寄存器、8位DAC寄存器、8位DAC及門控電路等。由于內(nèi)部無參考電源，故需要外接。DAC0832輸出是電流型信號，如要獲得電壓輸出，需要外加運放實現(xiàn)電流/電壓轉(zhuǎn)換電路。由于DAC0832采用了8位輸入寄存器和8位DAC寄存器二次緩沖方式，這樣可以在D/A輸出的同時輸入下一個數(shù)據(jù)，以便提高轉(zhuǎn)換速度。DAC0832的輸入數(shù)據(jù)為8位，其邏輯電平與TTL電平兼容，故可以直接與微控制器的數(shù)據(jù)總線相連。52

DAC0832引腳分布如圖10.2.8所示，主要性能如下:

分辨率8位。

轉(zhuǎn)換時間1μs。

參考電壓±10V。

單電源+5V～+15V。

功耗20mW。

各引腳含義如下:

X1～X8：8位數(shù)字量輸入信號，其中X8為最低位，X1為最高位。ILE：輸入寄存器的允許信號，高電平有效。

：片選信號，低電平有效。

：數(shù)據(jù)寫入輸入寄存器的控制信號，低電平有效。5310.2.3DAC接口應(yīng)用

：數(shù)據(jù)傳送信號。它用來控制何時允許將輸入寄存器中的內(nèi)容鎖存到8位DAC寄存器中進行D/A轉(zhuǎn)換。

：DAC寄存器的寫選通信號。DAC寄存器的鎖存信號

在

當

和

同時允許時，

為高電平，DAC寄存器的輸出隨寄存器的輸入變化。

的負跳變將輸入寄存器的8位數(shù)字量鎖存到DAC寄存器并開始D/A轉(zhuǎn)換。VREF：參考電壓輸入端。RFB：芯片內(nèi)部反饋電阻的接線端，可直接作為運算放大器反饋電阻。IOUTl：電流輸出端1。IOUT2：電流輸出端2。VCC：電源輸入端。AGND：模擬地。通常，它可與數(shù)字量地相連，但在防干擾要求較高的場合應(yīng)分開。DGND：數(shù)字地。541.概述圖10.2.7DAC0832的內(nèi)部結(jié)構(gòu)圖10.2.8DAC0832引腳分布552．接口方式及工作原理圖10.2.9DAC0832工作方式

根據(jù)DAC0832的

、

、

、

控制端的不同組合接法，可以有如下三種工作方式，如圖10.2.9所示。56

在直通工作方式下