《電子技術(shù)基礎(chǔ)》課件-項(xiàng)目5 數(shù)字邏輯基礎(chǔ)和集成門電路的的仿真與實(shí)訓(xùn)

《電子技術(shù)基礎(chǔ)》5.1邏輯代數(shù)基礎(chǔ)5.2集成門電路5.3觸發(fā)器項(xiàng)目5：數(shù)字邏輯基礎(chǔ)和集成門電路的仿真與實(shí)訓(xùn)5.1邏輯代數(shù)基礎(chǔ)

1.數(shù)制（1）進(jìn)位制：表示數(shù)時(shí)，僅用一位數(shù)碼往往不夠用，必須用進(jìn)位計(jì)數(shù)的方法組成多位數(shù)碼。多位數(shù)碼每一位的構(gòu)成以及從低位到高位的進(jìn)位規(guī)則稱為進(jìn)位計(jì)數(shù)制，簡(jiǎn)稱進(jìn)位制。（2）基數(shù)：進(jìn)位制的基數(shù)，就是在該進(jìn)位制中可能用到的數(shù)碼個(gè)數(shù)。（3）位權(quán)（位的權(quán)數(shù)）：在某一進(jìn)位制的數(shù)中，每一位的大小都對(duì)應(yīng)著該位上的數(shù)碼乘上一個(gè)固定的數(shù)，這個(gè)固定的數(shù)就是這一位的權(quán)數(shù)。權(quán)數(shù)是一個(gè)冪。數(shù)碼為：0～9；基數(shù)是10。運(yùn)算規(guī)律：逢十進(jìn)一，即：9＋1＝10。十進(jìn)制數(shù)的權(quán)展開(kāi)式：十進(jìn)制（Decimal)５５５５５×１０３＝５０００５×１０２＝５００５×１０１＝５０５×１００＝５＝５５５５103、102、101、100稱為十進(jìn)制的權(quán)。各數(shù)位的權(quán)是10的冪。同樣的數(shù)碼在不同的數(shù)位上代表的數(shù)值不同。＋任意一個(gè)十進(jìn)制數(shù)都可以表示為各個(gè)數(shù)位上的數(shù)碼與其對(duì)應(yīng)的權(quán)的乘積之和，稱權(quán)展開(kāi)式。即：(5555)10＝5×103

＋5×102＋5×101＋5×100又如：(209.04)10＝2×102

＋0×101＋9×100＋0×10－1＋4×10－2數(shù)碼為：0、1；基數(shù)是2。運(yùn)算規(guī)律：逢二進(jìn)一，即：1＋1＝10。二進(jìn)制數(shù)的權(quán)展開(kāi)式：如：(101.01)2＝1×22

＋0×21＋1×20＋0×2－1＋1×2－2

＝(5.25)10各數(shù)位的權(quán)是２的冪二進(jìn)制數(shù)只有0和1兩個(gè)數(shù)碼，它的每一位都可以用電子元件來(lái)實(shí)現(xiàn)，且運(yùn)算規(guī)則簡(jiǎn)單，相應(yīng)的運(yùn)算電路也容易實(shí)現(xiàn)。二進(jìn)制(Binary)加法規(guī)則：0+0=0，0+1=1，

1+0=1，1+1=10乘法規(guī)則：0?0=0，0?1=0，

1?0=0，1?1=1運(yùn)算規(guī)則八進(jìn)制（Octal）數(shù)碼為：0～7；基數(shù)是8。運(yùn)算規(guī)律：逢八進(jìn)一，即：7＋1＝10。八進(jìn)制數(shù)的權(quán)展開(kāi)式：十六進(jìn)制(Hexadecimal)數(shù)碼為：0～9、A～F；基數(shù)是16。運(yùn)算規(guī)律：逢十六進(jìn)一，即：F＋1＝10。十六進(jìn)制數(shù)的權(quán)展開(kāi)式：如：(D8.A)2＝13×161

＋8×160＋10×16－1＝(216.625)10各數(shù)位的權(quán)是8的冪各數(shù)位的權(quán)是16的冪如：(207.04)8＝2×82

＋0×81＋7×80＋0×8－1＋4×8－2

＝(135.0625)102.不同數(shù)制間轉(zhuǎn)換（1）二進(jìn)制數(shù)轉(zhuǎn)換為八進(jìn)制數(shù)：將二進(jìn)制數(shù)由小數(shù)點(diǎn)開(kāi)始，整數(shù)部分向左，小數(shù)部分向右，每3位分成一組，不夠3位補(bǔ)零，則每組二進(jìn)制數(shù)便是一位八進(jìn)制數(shù)。將N進(jìn)制數(shù)按權(quán)展開(kāi)，即可以轉(zhuǎn)換為十進(jìn)制數(shù)。（一）二進(jìn)制數(shù)與八進(jìn)制數(shù)的相互轉(zhuǎn)換1101010.01000＝(152.2)8（2）八進(jìn)制數(shù)轉(zhuǎn)換為二進(jìn)制數(shù)：將每位八進(jìn)制數(shù)用3位二進(jìn)制數(shù)表示。 =011111100.010110(374.26)8（二）二進(jìn)制數(shù)與十六進(jìn)制數(shù)的相互轉(zhuǎn)換＝(1E4.6)16111010100.0110000=101011110100.01110110(AF4.76)16

二進(jìn)制數(shù)與十六進(jìn)制數(shù)的相互轉(zhuǎn)換，按照每4位二進(jìn)制數(shù)對(duì)應(yīng)于一位十六進(jìn)制數(shù)進(jìn)行轉(zhuǎn)換。（三）十進(jìn)制轉(zhuǎn)換為二進(jìn)制整數(shù)和小數(shù)分別轉(zhuǎn)換整數(shù)部分：除

2取余法

小數(shù)部分：乘

2取整法一直除到商為

0為止(26)10=

(11010)2例1將十進(jìn)制數(shù)

(26)10轉(zhuǎn)換成二進(jìn)制數(shù)

26

余數(shù)13

631

222220

讀數(shù)順序010110.875×21.7501×21.500

1×21.0001整數(shù)讀數(shù)順序例2將（0.875）10轉(zhuǎn)換為二進(jìn)制數(shù)（0.875）10=（0.111）2例3將（81）10轉(zhuǎn)換為二進(jìn)制、十六進(jìn)制數(shù)8124012202010205201200余數(shù)讀數(shù)順序可用除基取余法直接求十六進(jìn)制。或利用十六進(jìn)制數(shù)碼與二進(jìn)制數(shù)碼的對(duì)應(yīng)關(guān)系，由二進(jìn)制數(shù)轉(zhuǎn)化為十六進(jìn)制數(shù)。

每一個(gè)十六進(jìn)制數(shù)碼都可以用4位二進(jìn)制來(lái)表示。所以可將二制數(shù)從低位向高位每4位一組寫(xiě)出各組的值，從左到右讀寫(xiě)，就是十六進(jìn)制。在將二進(jìn)制數(shù)按4位一組劃分字節(jié)時(shí)最高位一組位數(shù)不夠可用0補(bǔ)齊。（81）10=（1010001）2=（51）16小數(shù)點(diǎn)以后的二進(jìn)制數(shù)轉(zhuǎn)化為十六進(jìn)制數(shù)在劃分字節(jié)時(shí)是從高位到低位進(jìn)行的。21213.二進(jìn)制代碼

數(shù)字系統(tǒng)只能識(shí)別0和1，怎樣才能表示更多的數(shù)碼、符號(hào)、字母呢？用編碼可以解決此問(wèn)題。

用一定位數(shù)的二進(jìn)制數(shù)來(lái)表示十進(jìn)制數(shù)碼、字母、符號(hào)等信息稱為編碼。

用以表示十進(jìn)制數(shù)碼、字母、符號(hào)等信息的一定位數(shù)的二進(jìn)制數(shù)稱為代碼。

二-十進(jìn)制代碼：用4位二進(jìn)制數(shù)b3b2b1b0來(lái)表示十進(jìn)制數(shù)中的0~9十個(gè)數(shù)碼。簡(jiǎn)稱BCD碼。

用四位自然二進(jìn)制碼中的前十個(gè)碼字來(lái)表示十進(jìn)制數(shù)碼，因各位的權(quán)值依次為8、4、2、1，故稱8421BCD碼。用BCD碼表示十進(jìn)制數(shù)舉例：

(473)10=（010001110011）8421BCD

(36)10=(00110110)8421BCD

(4.79)10=(0100.01111001)8421

BCD(50)10=(01010000)8421

BCD

注意區(qū)別BCD碼與數(shù)制：

(150)10=(000101010000)8421BCD=(10010110)2=(226)8=(96)16

在邏輯代數(shù)中，邏輯變量也是用字母來(lái)表示的。邏輯變量的取值只有兩個(gè)：1和0。注意邏輯代數(shù)中的1和0不表示數(shù)量大小，

僅表示兩種相反的狀態(tài)。

例如：開(kāi)關(guān)閉合為1晶體管截至為1電位高為1

斷開(kāi)為0導(dǎo)通為0低為05.1.1邏輯變量與邏輯運(yùn)算1.邏輯變量2.基本邏輯運(yùn)算

基本邏輯函數(shù)與邏輯

或邏輯

非邏輯與運(yùn)算(邏輯乘)

或運(yùn)算(邏輯加)

非運(yùn)算(邏輯非)

與邏輯（與運(yùn)算）

與邏輯的定義：僅當(dāng)決定事件（Y）發(fā)生的所有條件（A，B，C，…）均滿足時(shí)，事件（Y）才能發(fā)生。表達(dá)式為：開(kāi)關(guān)A，B串聯(lián)控制燈泡YＹ＝ＡＢＣ…兩個(gè)開(kāi)關(guān)必須同時(shí)接通，燈才亮。邏輯表達(dá)式為：Ｙ＝ＡＢA、B都斷開(kāi)，燈不亮A斷開(kāi)、B接通，燈不亮A接通、B斷開(kāi)，燈不亮A、B都接通，燈亮這種把所有可能的條件組合及其對(duì)應(yīng)結(jié)果一一列出來(lái)的表格叫做真值表。將開(kāi)關(guān)接通記作1，斷開(kāi)記作0；燈亮記作1，燈滅記作0。可以作出如下表格來(lái)描述與邏輯關(guān)系：功能表Ｙ＝ＡＢ真值表邏輯符號(hào)或邏輯（或運(yùn)算）

或邏輯的定義：當(dāng)決定事件（Y）發(fā)生的各種條件（A，B，C，…)中，只要有一個(gè)或多個(gè)條件具備，事件（Y）就發(fā)生。表達(dá)式為：開(kāi)關(guān)A，B并聯(lián)控制燈泡YＹ＝Ａ＋Ｂ＋Ｃ＋…兩個(gè)開(kāi)關(guān)只要有一個(gè)接通，燈就會(huì)亮。邏輯表達(dá)式為：Ｙ＝Ａ+ＢA、B都斷開(kāi)，燈不亮A斷開(kāi)、B接通，燈亮A接通、B斷開(kāi)，燈亮A、B都接通，燈亮Y=A+B真值表功能表邏輯符號(hào)非邏輯（非運(yùn)算）

非邏輯指的是邏輯的否定。當(dāng)決定事件（Y）發(fā)生的條件（A）滿足時(shí)，事件不發(fā)生；條件不滿足，事件反而發(fā)生。表達(dá)式為：Ｙ＝Ａ開(kāi)關(guān)A控制燈泡YY=AA斷開(kāi)，燈亮A接通，燈滅真值表功能表邏輯符號(hào)與非運(yùn)算：邏輯表達(dá)式為：或非運(yùn)算：邏輯表達(dá)式為：幾種導(dǎo)出的邏輯運(yùn)算異或運(yùn)算：邏輯表達(dá)式為：與或非運(yùn)算：邏輯表達(dá)式為：同或運(yùn)算：邏輯表達(dá)式為：

Y

A

B

同或門的邏輯符號(hào)

=1

BABAABY=+=1.邏輯代數(shù)中的基本定理（1）與普通代數(shù)相似的定律

交換律:A?B=B?AA+B=B+A

結(jié)合律:

(A?B)?C=A?(B?C)(A+B)+C=A+(B+C)分配律:

A?(B+C)=AB+AC

與對(duì)或的分配分配律:

A+BC=(A+B)(A+C)或?qū)εc的分配5.1.2邏輯代數(shù)基本定理和規(guī)則（2）變量常量關(guān)系定律0—1律:

A?1=AA?0=0A+1=1A+0=A注:A代表1和0

（3）邏輯代數(shù)的特殊定律重疊律:

A?A=AA+A=A否定律：A=A（4）吸收律推廣公式：

利用真值表邏輯等式的證明方法

利用基本公式和基本定律總之：A+AB=A

（A+B）（A+C）=A+BCA（A+B）=A將“B”

以（B·C）代入2.邏輯代數(shù)中基本規(guī)則（1）代入規(guī)則

將等式兩邊出現(xiàn)的同一變量都以一個(gè)相同的邏輯函數(shù)代之，則等式仍成立，這個(gè)規(guī)則稱為代入規(guī)則。例如：（2）反演規(guī)則在使用反演規(guī)則時(shí)需要注意兩點(diǎn)：(1)必須遵守“先括號(hào)、然后乘、最后加”的運(yùn)算順序。(2)不屬于單個(gè)變量上的反號(hào)應(yīng)保留不變。

對(duì)于任意一個(gè)邏輯式Z，如果把其中所有的“”換成“+”，“+”換成“?”，0換成1，1換成0，原變量換成反變量、反變量換成原變量，那么得到的函數(shù)式就是，這個(gè)規(guī)則叫做反演規(guī)則。它為求一個(gè)函數(shù)的反函數(shù)提供了方便。?例：（1）（2）求函數(shù)和的反函數(shù)：解：按反演規(guī)則可直接寫(xiě)出和的反函數(shù)和，（1）（2）

（3）對(duì)偶規(guī)則

對(duì)于任何一個(gè)邏輯式Z，如果將其中“?”換成“+”、“+”換成“?“、0換成1，1換成0，則得到一個(gè)新的函數(shù)式，這個(gè)函數(shù)Z的對(duì)偶式，記作Z’。

可以證明，若兩個(gè)邏輯式相等，則它們的對(duì)偶式也相等，這就是對(duì)偶規(guī)則。對(duì)偶規(guī)則的應(yīng)用：

運(yùn)用對(duì)偶規(guī)則可以使人們要證明的公式大大減少。假如要求證Z1和Z2是否相等，則只需證明其對(duì)偶式Z1'、Z2'是否相等（即如已知Z1'=Z2'，那么Z1和Z2必然相等）。

例:A（B+C）=AB+AC，求這一公式兩邊的對(duì)偶式，則有分配律A+BC=（A+B)(A+C)成立。5.1.3邏輯函數(shù)的表示方法及相互轉(zhuǎn)換

邏輯函數(shù)：如果某邏輯變量Y是由其它邏輯變量A,B,C,…經(jīng)過(guò)有限個(gè)基本邏輯運(yùn)算確定的，那么Y就稱作是A,B,C,

…的邏輯函數(shù)。邏輯函數(shù)的一般表達(dá)式為：

Y=f（A,B,C,…）邏輯函數(shù)的表示方法有五種：真值表、邏輯函數(shù)表達(dá)式、邏輯圖、波形圖和卡諾圖。

1.真值表描述邏輯函數(shù)各個(gè)輸入變量的取值組合和輸出邏輯函數(shù)取值之間對(duì)應(yīng)關(guān)系的表格，叫真值表。每一個(gè)輸入變量有0，1兩個(gè)取值，n個(gè)變量就有2n個(gè)不同的取值組合。如果將輸入變量的全部取值組合和對(duì)應(yīng)的輸出函數(shù)值一一對(duì)應(yīng)地列舉出來(lái)，即可得到真值表。例如下表分別列出兩個(gè)變量與、或、與非以及異或運(yùn)算的真值表。

變量

函數(shù)ABABA+B0000100101111001111111002.邏輯函數(shù)表達(dá)式（1）最小項(xiàng)設(shè)有n個(gè)邏輯變量，在由它們組成的乘積項(xiàng)（即與項(xiàng)）中，每個(gè)變量以原變量或反變量形式出現(xiàn)，并且僅出現(xiàn)一次，這個(gè)乘積項(xiàng)就稱為n個(gè)變量的最小項(xiàng)。

n個(gè)變量就有2n個(gè)最小項(xiàng)。

（2）邏輯表達(dá)式在真值表中，如果用1表示原變量，用0表示反變量，將函數(shù)值為1的每一個(gè)取值組合寫(xiě)成一個(gè)乘積項(xiàng)，再將這些乘積項(xiàng)加起來(lái)得到的函數(shù)表達(dá)式，稱為“與或”表達(dá)式。如F(A、B、C)=B+AB+BC+ABC=m2+m6+m3+m7=∑m(2，3，6，7)3.邏輯圖用邏輯符號(hào)表示邏輯函數(shù)的圖形,叫做邏輯電路圖,簡(jiǎn)稱邏輯圖。如圖1.1。4.波形圖

能反映輸入變量和輸出變量隨時(shí)間變化的圖形就稱為波形圖，又叫時(shí)序圖。例1：已知函數(shù)的邏輯表達(dá)式Ｙ＝Ｂ＋Ｃ。要求:列出相應(yīng)的真值表；已知輸入波形，畫(huà)出輸出波形；畫(huà)出邏輯圖。解：(1)根據(jù)邏輯表達(dá)式，畫(huà)出邏輯圖如圖1.1所示。(2)將A,B,C的所有組合代入邏輯表達(dá)式中進(jìn)行計(jì)算，得到真值表如表1.1所示。

(3)根據(jù)真值表，畫(huà)出輸出波形，如圖1.2所示。圖1.1例1的邏輯圖

圖1.2例1的波形圖ABCY00000101001110010111011101110011

表1.1例1的真值表5.卡諾圖卡諾圖是圖形化的真值表。如果把各種輸入變量取值組合下的輸出函數(shù)值填入一種特殊的方格圖中，即可得到邏輯函數(shù)的卡諾圖。在這個(gè)方格圖中，每一個(gè)方格代表邏輯函數(shù)的一個(gè)最小項(xiàng)，而且?guī)缀蜗噜彛ㄔ趲缀挝恢蒙?，上下或左右相鄰）的小方格具有邏輯相鄰性?/p>

所謂邏輯相鄰性，是指兩相鄰小方格所代表的最小項(xiàng)只有一個(gè)變量的取值不同。

對(duì)于有n個(gè)變量的邏輯函數(shù)，其最小項(xiàng)有2n個(gè)，因此該邏輯函數(shù)的卡諾圖由2n個(gè)小方格構(gòu)成。下圖分別畫(huà)出了二、

三、

四變量的卡諾圖。

上面給出的是卡諾圖的一般形式，小方格中的數(shù)字代表相應(yīng)最小項(xiàng)的編號(hào)。由邏輯函數(shù)的最小項(xiàng)表達(dá)式，就可以得到該邏輯函數(shù)相應(yīng)的卡諾圖。具體做法是:對(duì)表達(dá)式中出現(xiàn)的最小項(xiàng)，在其對(duì)應(yīng)的小方格內(nèi)填上1；對(duì)表達(dá)式中不出現(xiàn)的最小項(xiàng)，在其對(duì)應(yīng)的小方格內(nèi)填上0或者什么都不填。

例2：畫(huà)出邏輯函數(shù)F(A,B,C,D)=∑m(0,1,2,5,7,8,10,11,14,15)的卡諾圖。

5.1.4邏輯函數(shù)的化簡(jiǎn)方法

1.邏輯函數(shù)的最簡(jiǎn)表達(dá)式

一個(gè)邏輯函數(shù)確定以后，其真值表是唯一的，但其函數(shù)式的表達(dá)形式卻有多種。因?yàn)椴还苣姆N表達(dá)式，對(duì)同一個(gè)邏輯函數(shù)來(lái)說(shuō)所表達(dá)的邏輯功能是一致的，各種表達(dá)式是可以相互轉(zhuǎn)換的。例如：與-或表達(dá)式與非-與非表達(dá)式(摩根定律或非表達(dá)式（利用反演規(guī)則）或與表達(dá)式(將與或非式用摩根定律）或非或非表達(dá)式（將或與用摩根定律）最簡(jiǎn)與或式的定義：乘積項(xiàng)的個(gè)數(shù)最少，每個(gè)乘積項(xiàng)中相乘的變量個(gè)數(shù)也最少的與或表達(dá)式。其它最簡(jiǎn)式類似定義。邏輯函數(shù)化簡(jiǎn)的方法：代數(shù)法和卡諾圖法。代數(shù)法：它可以直接運(yùn)用基本定律及規(guī)則化簡(jiǎn)邏輯函數(shù)。方法有并項(xiàng)法、吸收法、消去法和配項(xiàng)法。并項(xiàng)法:運(yùn)用，將兩項(xiàng)合并為一項(xiàng)，并消去一個(gè)變量。2.常用的公式化簡(jiǎn)方法補(bǔ)充例題：吸收法：

（1）（2）補(bǔ)充例題：A+AB=A

將多余的乘積項(xiàng)AB吸收掉

和消去法：消去乘積項(xiàng)中的多余因子；消去多余的項(xiàng)BC。補(bǔ)充例題：

、A+A=A

或配項(xiàng)法：

用該式乘某一項(xiàng)，可使其變?yōu)閮身?xiàng)，再與其它項(xiàng)合并化簡(jiǎn)。用該式在原式中配重復(fù)乘積或互補(bǔ)項(xiàng)，再與其它項(xiàng)合并化簡(jiǎn)。補(bǔ)充例題：例題：AB+AB=AB+AB求證：證：根據(jù)反演律得AB+AB=ABAB即同理3.邏輯函數(shù)的卡諾圖法化簡(jiǎn)（1）化簡(jiǎn)的依據(jù)：利用A+

=1合并最小項(xiàng)，消去互非的因子的過(guò)程。（2）最小項(xiàng)合并規(guī)律：

2n個(gè)最小項(xiàng)合并可以消去n個(gè)變量，合并結(jié)果為最小項(xiàng)中的公因子。利用卡諾圖合并最小項(xiàng)有兩種方法：圈0得到反函數(shù)，圈1得到原函數(shù)，通常采用圈1的方法。（3）用卡諾圖化簡(jiǎn)的步驟①將邏輯函數(shù)化為最小項(xiàng)之和的形式。②畫(huà)出相應(yīng)變量的卡諾圖③合并最小項(xiàng)：先形成大圈，再形成小圈，大圈中不再含小圈，一個(gè)最小項(xiàng)可以多次被重復(fù)使用，至少使用一次，每個(gè)圈中最少有一個(gè)最小項(xiàng)只被圈過(guò)一次，避免出現(xiàn)多余項(xiàng)，孤立（無(wú)相鄰項(xiàng)）的最小項(xiàng)單獨(dú)畫(huà)出包圍圈。在畫(huà)包圍圈時(shí)必須注意：（1）包圍圈越大越好；（2）包圍圈個(gè)數(shù)越少越好；（3）同一個(gè)“1”方塊可以被圈多次（A+A=A）；（4）每個(gè)包圍圈要有新成分；（5）畫(huà)包圍圈時(shí)，先圈大，后圈?。唬?）不要遺漏任何“1”方塊。

例1:已知邏輯函數(shù)Y的真值表如表1.2所示，畫(huà)出Y的卡諾圖。

解:先畫(huà)出A、B、C三變量的卡諾圖，然后按每一小方塊所代表的變量取值，將真值表相同變量取值時(shí)的對(duì)應(yīng)函數(shù)值填入小方塊中，即得函數(shù)Y的卡諾圖，如圖1.3所示。

表1.2真值表

ABCY00000011010101111000101011001111

例1的卡諾圖

例2.

試畫(huà)出函數(shù)

Y(A，B，C，D)=∑m（0,1,3,5,6,8,10,11,15）的卡諾圖。

解:

先畫(huà)出四變量卡諾圖，然后在對(duì)應(yīng)于m0、m1、m3、m5、m6、m8、m10、m11、m15的小方格中填入“1”，其它的小方格填入“0”,如圖1.4所示。

圖1.4例2的卡諾圖由一般邏輯函數(shù)表達(dá)式畫(huà)出卡諾圖的方法：先將一般邏輯函數(shù)表達(dá)式變換為與或表達(dá)式，然后再變換為最小項(xiàng)表達(dá)式,則可得到相應(yīng)的卡諾圖。實(shí)際上，我們?cè)诟鶕?jù)一般邏輯表達(dá)式畫(huà)卡諾圖時(shí)，常常可以從一般與或式直接畫(huà)卡諾圖。其方法是：把每一個(gè)乘積項(xiàng)所包含的那些最小項(xiàng)所對(duì)應(yīng)的小方格都填上“1”，其余的填“0”，就可以直接得到函數(shù)的卡諾圖。

例3：畫(huà)出Y（A，B，C）=AB+B+的卡諾圖。

圖1.5例3的卡諾圖解：

上面畫(huà)的是函數(shù)Y的卡諾圖。若要畫(huà)的卡諾圖，則要將Y中的各個(gè)最小項(xiàng)用“0”填寫(xiě)，其余填寫(xiě)“1”。換言之：采取圈“0”的方法可以得到原函數(shù)的反函數(shù)。

注意：

2個(gè)最小項(xiàng)的合并

常見(jiàn)最小項(xiàng)的合并方法：2個(gè)最小項(xiàng)的合并

4個(gè)最小項(xiàng)的合并

4個(gè)最小項(xiàng)的合并

4個(gè)最小項(xiàng)的合并

8個(gè)最小項(xiàng)的合并

8個(gè)最小項(xiàng)的合并8個(gè)最小項(xiàng)的合并

8個(gè)最小項(xiàng)的合并例4：用卡諾圖化簡(jiǎn)邏輯函數(shù)

Y（A,B,C,D）=∑m（0,2,3,5,7,8,10,11,15）解：第一步，畫(huà)出Y的卡諾圖,如圖1.6所示；第二步，按合并最小項(xiàng)的規(guī)律畫(huà)出相應(yīng)的包圍圈；第三步，將每個(gè)包圍圈的結(jié)果相加，得例4的卡諾圖

例5：化簡(jiǎn)

Y（A,B,C,D）=∑m(3,4,5,7,9,13,14,15)。

解：首先畫(huà)出Y的卡諾圖，如圖1.7所示。

然后合并最小項(xiàng)。圖1.7(a)、(b)是兩種不同的圈法,圖(a)是最簡(jiǎn)的；圖(b)不是最簡(jiǎn)的,因?yàn)橹蛔⒁鈱?duì)1畫(huà)包圍圈應(yīng)盡可能大,但沒(méi)注意復(fù)合圈的個(gè)數(shù)應(yīng)盡可能少,實(shí)際上包含4個(gè)最小項(xiàng)的復(fù)合圈是多余的。

例5的卡諾圖

(a)最簡(jiǎn)；(b)非最簡(jiǎn)

最簡(jiǎn)與或式為：

具有“約束”的邏輯函數(shù)的化簡(jiǎn)：

1.在實(shí)際的邏輯問(wèn)題中，有些變量的取值是不允許、不可能、不應(yīng)該出現(xiàn)的，這些取值對(duì)應(yīng)的最小項(xiàng)稱為約束項(xiàng)，有時(shí)又稱為禁止項(xiàng)、無(wú)關(guān)項(xiàng)、任意項(xiàng)，例如：在數(shù)字系統(tǒng)中，用A、B、C三個(gè)變量分別表示加、乘、除三種操作，而且規(guī)定在同一時(shí)間只能進(jìn)行其中的一種操作。因此，A、B、C三個(gè)變量只可能出現(xiàn)000、001、010、100四種取值。

而011、101、110、111四種取值是不允許出現(xiàn)的。這就說(shuō)明三個(gè)變量A、B、C之間存在著“約束”的關(guān)系。我們稱A、B、C是一組有約束的變量，而不允許出現(xiàn)的四組變量取值組合所對(duì)應(yīng)的最小項(xiàng)稱為“約束項(xiàng)”（或稱為“任意項(xiàng)”、“禁止項(xiàng)”、“無(wú)關(guān)項(xiàng)”），由約束項(xiàng)相加起來(lái)的邏輯表達(dá)式叫做“約束條件”。約束條件可寫(xiě)為：在卡諾圖或真值表中用×來(lái)表示。

約束項(xiàng)的輸出是任意的，可以認(rèn)為是“1”，也可以認(rèn)為是“0”。對(duì)于含有約束項(xiàng)的邏輯函數(shù)的化簡(jiǎn)，如果它對(duì)函數(shù)化簡(jiǎn)有利，則認(rèn)為它是“1”；反之，則認(rèn)為它是“0”。2.具有約束項(xiàng)的函數(shù)化簡(jiǎn)

具有約束項(xiàng)的化簡(jiǎn)步驟如下：

①填入具有約束項(xiàng)的函數(shù)卡諾圖。②畫(huà)卡諾圈合并（約束項(xiàng)“×”使結(jié)果簡(jiǎn)化看作“1”，否則為“0”）。③寫(xiě)出簡(jiǎn)化結(jié)果（消去不同，保留相同）。

例5

已知約束條件為：BD+CD=0，求最簡(jiǎn)的函數(shù)表達(dá)式。

解：（1）根據(jù)約束條件求約束項(xiàng)配項(xiàng)展開(kāi)為：（2）根據(jù)與或表達(dá)式和約束條件畫(huà)卡諾圖，如1.7所示。（3）畫(huà)卡諾圈，約束項(xiàng)可以為“0”或者為“1”。從卡諾圖看，約束項(xiàng)全“1”時(shí)得到最簡(jiǎn)邏輯函數(shù)表達(dá)式及其約束項(xiàng)如下：（約束條件）例5的卡諾圖1CDAB1111×10001111000011110××××例6、已知Y（A,B,C,D）=∑m（0,2,7,8,13,15）+∑d(1,5,6,9,10,11,12)，求最簡(jiǎn)的函數(shù)表達(dá)式。解：(1)根據(jù)最小項(xiàng)表達(dá)式畫(huà)卡諾圖如圖1.8所示。

(2)畫(huà)卡諾圈，得到邏輯函數(shù)表達(dá)式：∑d(1,5,6,9,10,11,12)=0(約束條件)1CDAB××1×1×1×11×0001111000011110×例6的卡諾圖例7：十字路口的交通信號(hào)燈,紅、綠、黃燈分別用A、B、C來(lái)表示。燈亮用1來(lái)表示，燈滅用0來(lái)表示。車輛通行狀態(tài)用Y來(lái)表示，停車時(shí)Y為0，通車時(shí)Y為1。用卡諾圖化簡(jiǎn)此邏輯函數(shù)。解：(1)在實(shí)際交通信號(hào)燈工作時(shí)，不可能有兩個(gè)或兩個(gè)以上的燈同時(shí)亮(燈全滅時(shí),允許車輛感到安全時(shí)可以通行)。根據(jù)題目要求列出真值表，如表1.3所示。

(2)根據(jù)真值表畫(huà)卡諾圖，如圖1.9所示。表1.3例7的真值表ABCY000001010011100101110111101×0×××圖1.9例7的卡諾圖

(3)畫(huà)卡諾圈合并最小項(xiàng),其中約束項(xiàng)可以當(dāng)作0或1,目的是要得到最簡(jiǎn)的結(jié)果。

5.2集成邏輯門電路5.2.1半導(dǎo)體器件的開(kāi)關(guān)特性5.2.2TTL門電路5.2.3TTL門電路的其它類型5.2.4MOS門電路

能夠?qū)崿F(xiàn)各種基本邏輯關(guān)系的電路稱為門電路。二值邏輯變量1和0在電路中是兩種截然相反的狀態(tài)，靠二極管、三極管開(kāi)關(guān)的閉合和斷開(kāi)來(lái)控制和實(shí)現(xiàn)的，所以門電路也稱開(kāi)關(guān)電路。S為受控開(kāi)關(guān)，當(dāng)二極管、三極管截止時(shí)相當(dāng)于S斷開(kāi)，輸出為高電平。當(dāng)二極管、三極管導(dǎo)通時(shí)，相當(dāng)于S閉合，輸出為低電平。

5.2.1半導(dǎo)體器件的開(kāi)關(guān)特性高電平和低電平為某規(guī)定范圍的電位值，而非一固定值。高電平高電平低電平低電平正邏輯負(fù)邏輯當(dāng)輸入信號(hào)為高電平時(shí)，二極管截止，輸出為高電平當(dāng)輸入信號(hào)為低電平時(shí)，二極管導(dǎo)通，輸出為低電平1.二極管的開(kāi)關(guān)特性（1）靜態(tài)特性二極管導(dǎo)通條件及導(dǎo)通時(shí)的特點(diǎn)

條件：二極管外加正向電壓UD＞0.7V

特點(diǎn)：二極管導(dǎo)通后，ID在一定范圍內(nèi)變化，但UD=0.7V不變?cè)趧?dòng)態(tài)情況下，二極管兩端電壓突然反向時(shí)，電流的建立和衰減總是滯后于電壓的變化。這是因?yàn)楫?dāng)外加電壓由反向突然變?yōu)檎驎r(shí)，PN結(jié)內(nèi)部有一個(gè)因電荷積累形成一定濃度梯度的過(guò)程，從而引起擴(kuò)散電流的過(guò)程，因而電流對(duì)電壓而言稍有滯后。在外加反向電壓作用下，PN結(jié)兩側(cè)堆積的存儲(chǔ)電荷，會(huì)形成較大的瞬態(tài)反向電流。隨著存儲(chǔ)電荷的消散，反向電流會(huì)迅速衰減并趨于零。反向電流的大小和維持時(shí)間的長(zhǎng)短，與正向?qū)〞r(shí)電流大小、反向電壓和外電路電阻值及二極管本身特性有關(guān)反向電流從峰值衰減到它的0.1倍所需要的時(shí)間定義為為反向恢復(fù)時(shí)間tre（2）動(dòng)態(tài)特性2.三極管的開(kāi)關(guān)特性IC(sat)QAuCEUCE(sat)OiCMNIB(sat)TS（1）飽和導(dǎo)通條件及導(dǎo)通時(shí)的特點(diǎn)條件：IB＞IBS(臨界飽和值)；IB/IBS為飽和深度，數(shù)值越大，飽和越深。特點(diǎn)：飽和導(dǎo)通時(shí)UBE=0.7V,UCE=UCES≥0.3V

（2）截止條件及截止時(shí)的特點(diǎn)

條件：UBE＜UT=0.5V

特點(diǎn)：IB≈0IC≈0（3）開(kāi)關(guān)時(shí)間①開(kāi)啟時(shí)間(ton)：由截止到飽和導(dǎo)通ton=td+trtd：延遲時(shí)間。發(fā)射結(jié)由反偏到正偏電荷建立，由截止區(qū)進(jìn)入放大區(qū)。tr：上升時(shí)間。通過(guò)放大區(qū)所需時(shí)間。②關(guān)閉時(shí)間（toff）：由飽和導(dǎo)通到截止toff=ts+tfts：存儲(chǔ)時(shí)間。存儲(chǔ)電荷消散時(shí)間。由飽和區(qū)到放大區(qū)。tf：下降時(shí)間。由放大區(qū)到截止區(qū)。一般情況下toff＞ton，ts＞tf1.二極管與門在輸入端A、B中只要有一個(gè)（或一個(gè)以上）為低電平，與該輸入端相連的二極管輸出端Z就為低電平。只有A、B同時(shí)為高電平時(shí)，則輸出Z才是高電平。輸出邏輯式為：

5.2.2分立元件門電路

ABZ000000011111真值表波形圖111100真值表2.二極管或門只要輸入端A、B中有高電平，輸出就是高電平

只有A、B同時(shí)為低電平時(shí)，Z

才是低電平

邏輯式為

ABZ000001111111111100波形圖3.三極管非門（反相器）AZ0110輸入低電平信號(hào)時(shí)，三極管能可靠截止，輸出為高電平。輸入高電平信號(hào)時(shí)，三極管處于飽和狀態(tài)，輸出為低電平。

真值表4.復(fù)合邏輯門電路（1）與非門將二極管與門和反相器連接起來(lái)，就構(gòu)成與非門。ABZ000001111111邏輯式為

（2）或非門將二極管或門和反相器連接起來(lái)，構(gòu)成了或非門。邏輯式為

01011ABZ0001100（1）正邏輯和負(fù)邏輯的規(guī)定在邏輯賦值時(shí)，如果用1表示高電平，用0表示低電平，則稱為正邏輯賦值，簡(jiǎn)稱正邏輯；如果用0表示高電平，用1表示低電平，則稱為負(fù)邏輯賦值，簡(jiǎn)稱負(fù)邏輯。(2)正負(fù)邏輯的轉(zhuǎn)換當(dāng)輸入和輸出全部取非后，再將乘變加，正與門就變成負(fù)或門了。5.正邏輯和負(fù)邏輯

5.2.3TTL門電路

這種集成邏輯門的輸入級(jí)和輸出級(jí)都是由晶體管構(gòu)成，并實(shí)現(xiàn)與非功能，所以稱為晶體管—晶體管邏輯門電路，簡(jiǎn)稱TTL門電路。1.TTL與非門（1）輸入信號(hào)不全為1：如uA=0.3V，uB=3.6V3.6V0.3V1V則uB1=0.3+0.7=1V，uC1≈0.3+0.1=0.4V,T2、T5截止，T3、T4導(dǎo)通。忽略iB3，輸出端的電位為：輸出Y為高電平。uY≈5―0.7―0.7＝3.6V3.6V3.6V（2）輸入信號(hào)全為1：如uA=uB=3.6V，T1的基極電位足以使T1的集電結(jié)和T2、T5的發(fā)射結(jié)導(dǎo)通，則uB1=2.1V，而T2的集電極壓降可以使T3導(dǎo)通，但它不能使T4導(dǎo)通。T5由T2提供足夠的基極電流而處于飽和狀態(tài)。T2、T5導(dǎo)通，T3、T4截止2.1V輸出端的電位為：uY=UCES＝0.3V，輸出Y為低電平。功能表真值表邏輯表達(dá)式輸入有低，輸出為高；輸入全高，輸出為低。74LS00內(nèi)含4個(gè)2輸入與非門74LS20內(nèi)含2個(gè)4輸入與非門。2.抗飽和TTL與非門如果能控制T5管的飽和深度，將能提高與非門的開(kāi)關(guān)速度。（1）采用肖特基三極管提高電路的工作速度肖特基三極管又稱為抗飽和三極管勢(shì)壘二極管SBD：勢(shì)壘二極管。特點(diǎn)：1）單向?qū)щ娦?）開(kāi)啟電壓約為0.35V，正向壓降只有0.35～0.4V3）SBD本身沒(méi)有電荷存儲(chǔ)作用，開(kāi)關(guān)時(shí)間非常短將TTL與非門中的晶體三極管用肖特基三極管代替，即可提高與非門的開(kāi)關(guān)速度。（2）用有源泄放電路提高門電路的工作速度將泄放電阻R3用有源泄放回路代替。

3.TTL與非門的電壓傳輸特性及主要參數(shù)

（1）電壓傳輸特性電壓傳輸特性是指與非門輸出電壓uo隨輸入電壓ui變化的關(guān)系曲線。圖5.1(a)、(b)分別為電壓傳輸特性的測(cè)試電路和電壓傳輸特性曲線。

(a)測(cè)試電路；(b)電壓傳輸特性

TTL與非門的電壓傳輸特性圖5.1（b）所示電壓傳輸特性曲線可分成下列四段：①ab段(截止區(qū))0≤ui＜0.6V

T1工作在深度飽和狀態(tài)，UCES1＜0.1V,UB2＜0.7V,故T2、T5截止，T3、T4導(dǎo)通，UO≈3.6V為高電平。與非門處于截止?fàn)顟B(tài)，所以把AB段稱截止區(qū)。②bc段(線性區(qū))0.6V≤ui＜1.3V0.7V≤UB2＜1.4V，T2開(kāi)始導(dǎo)通，T5仍未導(dǎo)通，T3、T4處于射極輸出狀態(tài)。隨UI的增加，UB2增加，UC2下降，并通過(guò)T3、T4使UO也下降。因?yàn)閁O基本上隨UI的增加而線性減小，故把BC段稱線性區(qū)。Uo線性下降。③cd段(轉(zhuǎn)折區(qū))1.3V≤ui＜1.5V

T5開(kāi)始導(dǎo)通，并隨UI的增加趨于飽和。使輸出UO為低電平。所以把CD段稱轉(zhuǎn)折區(qū)或過(guò)渡區(qū)。uo急劇下降。④de段(飽和區(qū))ui≥1.5V

T2、T5飽和，T4截止，輸出為低電平。與非門處于飽和狀態(tài)。所以把DE段稱飽和區(qū)。uo=0.3V。由于邏輯門中的三極管在傳輸信號(hào)時(shí)存在延遲；延遲也會(huì)因外部電路的分布電容而產(chǎn)生，所以邏輯門的輸出信號(hào)要滯后輸入信號(hào)。與非門平均傳輸延遲時(shí)間是指一個(gè)數(shù)字信號(hào)從輸入端輸入，經(jīng)過(guò)門電路再?gòu)钠漭敵龆溯敵鏊舆t的時(shí)間，它反映了電路傳輸信號(hào)的速度。（2）平均傳輸延遲時(shí)間

tPHL——輸出電壓從高電平變化到低電平相對(duì)于輸入電壓變化的延遲時(shí)間；tPLH——輸出電壓從低電平變化到高電平相對(duì)于輸入電壓變化的延遲時(shí)間；tpd——tPHL和tPLH的平均值①A=0時(shí)，T2、T5截止，T3、T4導(dǎo)通，Y=1。②A=1時(shí)，T2、T5導(dǎo)通，T3導(dǎo)通、T4截止，Y=0。TTL非門4.TTL門電路的其他類型①A、B中只要有一個(gè)為1，即高電平，如A＝1，則iB1就會(huì)經(jīng)過(guò)T1集電結(jié)流入T2基極，使T2、T5飽和導(dǎo)通，輸出為低電平，即Y＝0。②A＝B＝0時(shí)，iB1、i'B1均分別流入T1、T'1發(fā)射極，使T2、T'2、T5均截止，T3、T4導(dǎo)通，輸出為高電平，即Y＝1。TTL或非門①A和B都為高電平（T2導(dǎo)通）、或C和D都為高電平（T'2導(dǎo)通）時(shí)，T5飽和導(dǎo)通、T4截止，輸出Y=0。②A和B不全為高電平、并且C和D也不全為高電平（T2和T'2同時(shí)截止）時(shí)，T5截止、T4飽和導(dǎo)通，輸出Y=1。TTL與或非門與門Y=AB=AB或門Y=A+B=A+B異或門

在實(shí)際使用中，有時(shí)需要將多個(gè)與非門的輸出端直接并聯(lián)來(lái)實(shí)現(xiàn)“與”的功能，如圖5.2所示。只要Y1或Y2有一個(gè)為低電平,Y便為低電平,只有當(dāng)Y1和Y2均為高電平時(shí),Y才為高電平。因此,這個(gè)電路實(shí)現(xiàn)的邏輯功能是Y=Y1·Y2,即能實(shí)現(xiàn)“與”的功能。這種用“線”連接形成“與”功能的方式稱為“線與”。5.集電極開(kāi)路與非門（OC門）

與非門輸出端直接并聯(lián)

但是，并不是所有形式的與非門都能接成“線與”電路。具有推拉式輸出的與非門，其輸出端就不允許進(jìn)行線與連接。因?yàn)闊o(wú)論輸出是高電平還是低電平，輸出電阻都比較低，如果將兩個(gè)輸出端直接相連，當(dāng)一個(gè)門的輸出為高電平，另一個(gè)門輸出為低電平時(shí)，就會(huì)形成一條從+UCC到地的低阻通路，必將產(chǎn)生一個(gè)很大的電流從截止門的V4管灌入到導(dǎo)通門的V5管，如圖5.3所示。這個(gè)電流不僅會(huì)使導(dǎo)通門的輸出低電平抬高，產(chǎn)生邏輯混亂，甚至?xí)p壞兩個(gè)門的輸出管，這是不允許的。兩個(gè)TTL與非門輸出端相連集電極開(kāi)路與非門

(a)電路；(b)邏輯符號(hào)V1V2V5R1R2RLR3＋UCCYABCABCY&(a)(b)

集電極開(kāi)路與非門簡(jiǎn)稱OC門。電路如圖5.4（a）所示,其邏輯符號(hào)如圖5.4（b）所示。OC門是用外接電阻RL來(lái)代替V3、V4復(fù)合管組成的有源負(fù)載,它在工作時(shí)需外接負(fù)載電阻RL和電源。只要RL選擇恰當(dāng)，既能保證輸出的高、低電平符合要求，又能使輸出三極管的負(fù)載電流不致過(guò)大。

RL的取值原則是：應(yīng)保證輸出高電平UoH≥2.7V,輸出低電平UoL≤0.35V。

綜上所述，可以得出以下兩種OC門電路：①OC門在單個(gè)使用時(shí)，在輸出端與電源UCC之間必須外接一個(gè)負(fù)載電阻RL，如圖2.5所示。②當(dāng)n個(gè)OC門的輸出端并聯(lián)時(shí)，能實(shí)現(xiàn)“線與”功能，如圖所示。OC門單個(gè)使用時(shí)的接法&ABRLYVccn個(gè)OC門輸出端并聯(lián)

(a)TSL的電路結(jié)構(gòu)

三態(tài)門(b)

電路符號(hào)(c)真值表

一般的邏輯電路只有二個(gè)狀態(tài)，輸出低電平和輸出高電平。三態(tài)門又增加了一個(gè)狀態(tài)：高阻態(tài)狀態(tài)（禁止態(tài)）。(1)結(jié)構(gòu)：三態(tài)門的電路結(jié)構(gòu)、符號(hào)和真值表分別見(jiàn)圖5.7（a）、（b）和（c）所示。Z表示高阻狀態(tài)。6.三態(tài)門（TSL）

(a)TSL的電路結(jié)構(gòu)

三態(tài)門

(b)

電路符號(hào)(c)真值表

虛線左邊的非門電路叫做三態(tài)與非門的控制部分，把EN端叫做控制端（或使能端）；虛線右邊的與非門電路叫做數(shù)據(jù)傳輸部分，把A、B端叫做數(shù)據(jù)輸入端。

(a)TSL的電路結(jié)構(gòu)

三態(tài)門

(b)

電路符號(hào)(c)真值表

（2）工作原理

當(dāng)EN端接低電平時(shí)，V5輸出一個(gè)高電平，右邊的與非門電路實(shí)現(xiàn)的邏輯功能是：當(dāng)EN端接高電平以后，V5輸出低電平給VT1′使VT2′、

VT5′截止。同時(shí)還經(jīng)過(guò)VD把VT3′的基極電位鉗在1V左右，使VT3′截止。這樣VT3′、VT5′同時(shí)截止，從輸出端看進(jìn)去，電路處于高阻狀態(tài)。(3)三態(tài)門的應(yīng)用2）用三態(tài)門構(gòu)成信號(hào)雙向傳輸：E=0時(shí)信號(hào)向右傳送，；E=1時(shí)信號(hào)向左傳送，。1）用三態(tài)門作多路開(kāi)關(guān)：E=0時(shí)，門G1使能，G2禁止，；E=1時(shí)，門G2使能，G1禁止，。(3)三態(tài)門的應(yīng)用3）用三態(tài)門構(gòu)成數(shù)據(jù)總線：讓各門的控制端輪流處于低電平，即任何時(shí)刻只讓一個(gè)TSL門處于工作狀態(tài)，而其余TSL門均處于高阻狀態(tài)，這樣總線就會(huì)輪流接受各TSL門的輸出。7.TTL門電路多余輸入端的處理（1）與非門的處理“1”懸空（2）或非門、與或非門的處理“0”5.2.4集成CMOS門電路

MOS管有NMOS和PMOS兩種，并且還分為增強(qiáng)型和耗盡型。如果將導(dǎo)電極性相反的增強(qiáng)型NMOS管和PMOS管做在同一塊芯片上，就構(gòu)成了互補(bǔ)型MOS電路，簡(jiǎn)稱CMOS電路。由于CMOS電路具有工作速度高、功耗低、性能優(yōu)越等特點(diǎn)，因而近年來(lái)CMOS電路發(fā)展迅速，廣泛應(yīng)用于大規(guī)模集成器件中。1.CMOS反相器工作原理

要求:VDD>｜UGS(th)P｜+UGS（th）N

增強(qiáng)型PMOS管開(kāi)啟電壓增強(qiáng)型NMOS管開(kāi)啟電壓增強(qiáng)型PMOS管(負(fù)載管)增強(qiáng)型NMOS管(驅(qū)動(dòng)管)時(shí),增強(qiáng)型PMOS管截止。時(shí),增強(qiáng)型NMOS管截止。時(shí),增強(qiáng)型PMOS管導(dǎo)通.時(shí),增強(qiáng)型NMOS管導(dǎo)通.增強(qiáng)型NMOS轉(zhuǎn)移特性增強(qiáng)型PMOS

轉(zhuǎn)移特性++

可見(jiàn)該電路構(gòu)成CMOS非門，又稱CMOS反相器。

無(wú)論輸入高低，VN、VP中總有一管截止，使靜態(tài)漏極電流iD

0。因此CMOS反相器靜態(tài)功耗極微小。AuIYuOVDDSGDDGSVP襯底BVN襯底BUIH=

VDD截止uGSP+-導(dǎo)通uGSN+-◎輸入為高電平UIH=VDD時(shí)，uGSN=VDD>UGS(th)N,VN導(dǎo)通，VP截止，uO

0,為低電平?！蜉斎霝榈碗娖経IL=0V時(shí)，uGSN=0V<UGS(th)N，VN截止，VP導(dǎo)通，uO

VDD,為高電平。2.其它邏輯功能的CMOS門電路（1）與非門1）

電路將兩個(gè)以上CMOS反相器的P溝道增強(qiáng)型MOS管源極和漏極分別并接，N溝道增強(qiáng)型MOS管串接，就構(gòu)成了CMOS與非門。2）邏輯功能分析或者截止截止導(dǎo)通

導(dǎo)通

A和B有低電平時(shí)輸出為高電平或者或者截止截止導(dǎo)通

導(dǎo)通

A和B都高電平時(shí)輸出為低電平（2）或非門1）

電路將兩個(gè)CMOS反相器的開(kāi)關(guān)管部分并聯(lián)、負(fù)載管部分串接就構(gòu)成了或非門。2）邏輯功能分析當(dāng)A、B中有高電平時(shí)或者導(dǎo)通

導(dǎo)通

或者截止截止或者輸出為低電平A和B都低電平時(shí)截止截止導(dǎo)通

導(dǎo)通

輸出為高電平3.CMOS傳輸門和雙向模擬開(kāi)關(guān)CMOS傳輸門也是構(gòu)成各種CMOS邏輯電路的基本單元電路。傳輸門電路和邏輯符號(hào)T1的源極（或漏極）和T2的漏極（或源極）連在一起作輸入端T1的漏極（或源極）與T2的源極（或漏極）連在一起作輸出端兩個(gè)柵極是一對(duì)控制端，分別接入c和傳輸門的工作原理0≦uI≦VDD截止截止輸入和輸出之間呈現(xiàn)高阻態(tài)（電阻大于）截止當(dāng)0≤u1≤時(shí)T1導(dǎo)通傳輸門的工作原理導(dǎo)通

導(dǎo)通

有一個(gè)管子是接通的，傳輸門導(dǎo)通。當(dāng)時(shí)≤u1≤時(shí)T2導(dǎo)通導(dǎo)通

例如VDD=6V，UGS（th）N==2V，則當(dāng)C接高電平接低電平（0V），且當(dāng)處于0~6V之間時(shí)，（6V）、T（N）在的0~4V區(qū)間導(dǎo)通，T（P）在的2~6V區(qū)間導(dǎo)通。

由于MOS管漏、源極結(jié)構(gòu)對(duì)稱、可以互換，所以傳輸門可以作雙向開(kāi)關(guān)，即入端和出端可以互換使用。利用CMOS傳輸門和CMOS反相器組成模擬開(kāi)關(guān)。模擬開(kāi)關(guān)既可傳遞數(shù)字信號(hào)，又可傳遞模擬信號(hào)。典型的模擬開(kāi)關(guān)電路4066雙向模擬開(kāi)關(guān)的邏輯符號(hào)圖

輸入

C開(kāi)關(guān)狀態(tài)1

導(dǎo)通

uo=uI0ZZ為高阻態(tài)表2.3.14066功能表4.三態(tài)輸出CMOS門電路（TS門或稱TSL門）（1）工作原理

三態(tài)輸出門與普通門電路的區(qū)別在于，三態(tài)輸出門除了有正常的高、低電平狀態(tài)外，還有輸出電阻極高的禁止態(tài)，也稱為高阻狀態(tài)，故稱為三態(tài)門電路。這個(gè)電路是普通門電路基礎(chǔ)上附加控制電路而構(gòu)成的。在原來(lái)CMOS反相器的負(fù)載管TP上端串入，管型也為P溝道，在驅(qū)動(dòng)管TN下端串入管型為N溝道，二者均為增強(qiáng)型，、分別由使能控制端或EN控制，當(dāng)=1時(shí)，、同時(shí)截止，輸出呈現(xiàn)高阻狀態(tài)。當(dāng)=0時(shí)，同時(shí)導(dǎo)通，反相器正常工作，Y=?！皑尅北硎救龖B(tài)輸出表示低電平有效、高電平禁止

A

Y

功能1

X

Z

禁止000110

正常工作使能端低電平有效的三態(tài)反相器真值表Z：代表高阻

有的電路輸入使能端為高電平有效，輸出為正常的邏輯電平；使能端為低電平時(shí)輸出為高阻（禁止）態(tài)當(dāng)EN=1

導(dǎo)通當(dāng)EN=0，、T1截止截止截止導(dǎo)通

高阻狀態(tài)5.集成邏輯門電路使用注意事項(xiàng)：

（1）對(duì)多余的或暫時(shí)不用的輸入端進(jìn)行合理的處理。

對(duì)于TTL門來(lái)說(shuō)，多余的或暫時(shí)不用的輸入端可采用以下方法進(jìn)行處理：①懸空②與其它已用輸入端并聯(lián)使用③將與門、與非門的多余輸入端接電源，將或門、或非門的多余輸入端接地

對(duì)于CMOS門來(lái)說(shuō)，由于其輸入電阻很高，易受外界干擾信號(hào)的影響，因而CMOS門多余的或暫時(shí)不用的輸入端不允許懸空。其處理方法為：①與其它輸入端并聯(lián)使用；②按電路要求接電源或接地。（2）使用中應(yīng)注意的問(wèn)題在門電路的使用安裝過(guò)程中應(yīng)盡量避免干擾信號(hào)的侵入，不用的輸入端按上述方式處理，保證整個(gè)裝置有良好的接地系統(tǒng)；

CMOS門電路尤其要避免靜電損壞。因?yàn)镸OS器件的輸入電阻極大，輸入電容小，當(dāng)柵極懸空時(shí)，只要有微量的靜電感應(yīng)電荷，就會(huì)使輸入電容很快充電到很高的電壓，結(jié)果將會(huì)把MOS管柵極與襯底之間很薄的SiO2絕緣層擊穿，造成器件永久性損壞。觸發(fā)器的分類方法有三種：

按有無(wú)動(dòng)作的統(tǒng)一時(shí)間節(jié)拍（時(shí)鐘脈沖）來(lái)分:有基本觸發(fā)器（無(wú)時(shí)鐘觸發(fā)器）和時(shí)鐘觸發(fā)器。

按電路的結(jié)構(gòu)來(lái)分:有主從觸發(fā)器、維持阻塞觸發(fā)器、邊沿觸發(fā)器和主從型邊沿觸發(fā)器等。

按邏輯功能來(lái)分:有RS

觸發(fā)器、D

觸發(fā)器、JK

觸發(fā)器、T

觸發(fā)器、T’觸發(fā)器。5.3觸發(fā)器

有兩個(gè)穩(wěn)定狀態(tài)(簡(jiǎn)稱穩(wěn)態(tài)):用來(lái)表示邏輯

0

和

1。在輸入信號(hào)作用下，觸發(fā)器的兩個(gè)穩(wěn)定狀態(tài)可相互轉(zhuǎn)換(稱為狀態(tài)的翻轉(zhuǎn))。輸入信號(hào)消失后，新?tīng)顟B(tài)可長(zhǎng)期保持下來(lái)，因此具有記憶功能，可存儲(chǔ)二進(jìn)制信息。一個(gè)觸發(fā)器可存儲(chǔ)1位二進(jìn)制數(shù)碼

觸發(fā)器的基本特性

一、基本ＲＳ觸發(fā)器

1、邏輯電路構(gòu)成和邏輯符號(hào)ＲＳ觸發(fā)器由兩個(gè)與非門交叉連接而成，圖5.1是它的邏輯圖和邏輯符號(hào)。其中Sd為置1(置位)輸入端，Rd為置０(復(fù)位)輸入端，在邏輯符號(hào)中用小圓圈表示輸入信號(hào)為低電平有效。Q和是一對(duì)互補(bǔ)輸出端，同時(shí)用它們表示觸發(fā)器的輸出狀態(tài)，即Ｑ＝１、=０表示觸發(fā)器的１態(tài)，Q＝０、＝１表示觸發(fā)器的０態(tài)?；荆遥佑|發(fā)器

(a)邏輯圖；(b)邏輯符號(hào)

2、邏輯功能描述通常用狀態(tài)真值表、特征方程(次態(tài)方程)和狀態(tài)轉(zhuǎn)移圖來(lái)描述觸發(fā)器的邏輯功能。

（1）狀態(tài)真值表基本ＲＳ觸發(fā)器的邏輯功能可以用表5.1所示的狀態(tài)真值表來(lái)描述。表5.1中，Sd、Rd為觸發(fā)器的兩個(gè)輸入信號(hào)；Qn為觸發(fā)器的現(xiàn)態(tài)(初態(tài))，即輸入信號(hào)作用前觸發(fā)器Ｑ端的狀態(tài)；Qn+1為觸發(fā)器的次態(tài)，即輸入信號(hào)作用后觸發(fā)器Q端的狀態(tài)。

表5.1基本ＲＳ觸發(fā)器狀態(tài)真值表SdRdQn

Qn+1

說(shuō)明00000111

不允許01001111置1（Qn+1=1）10010100置0（Qn+1=0）11011101保持（Qn+1=Qn）

當(dāng)Sd=0、Rd=1時(shí)，不管觸發(fā)器原來(lái)處于什么狀態(tài)，其次態(tài)一定為1，即Qn+1＝1，故觸發(fā)器處于置1狀態(tài)(置位狀態(tài))。當(dāng)Sd=1、Rd=0時(shí)，不管觸發(fā)器原來(lái)處于什么狀態(tài)，其次態(tài)一定為0，即Qn+1＝0，故觸發(fā)器處于置0狀態(tài)(復(fù)位狀態(tài))。當(dāng)Sd=Rd=1時(shí)，觸發(fā)器狀態(tài)保持不變，即Qn+1＝Ｑn。當(dāng)Sd=Rd=0時(shí)，觸發(fā)器兩個(gè)輸出端Ｑ和不互補(bǔ)，破壞了觸發(fā)器的正常工作，使觸發(fā)器失效。

（2）特征方程(次態(tài)方程)、狀態(tài)轉(zhuǎn)移圖及波形圖

描述觸發(fā)器邏輯功能的函數(shù)表達(dá)式稱為觸發(fā)器的特征方程或次態(tài)方程。由表5.1，可得基本RS觸發(fā)器的卡諾圖如圖5.2(a)所示。

由卡諾圖化簡(jiǎn)得基本RS觸發(fā)器的特征方程為11=++=+ddnddnRSQRSQ式中,Sd+Rd=1稱為約束項(xiàng)。由于Sd和Rd同時(shí)為０又同時(shí)恢復(fù)為１時(shí)，狀態(tài)Qn+1不確定，為了獲得確定的Qn+1，輸入信號(hào)Sd和Rd應(yīng)滿足約束條件Sd+Rd=1。

基本ＲＳ觸發(fā)器共有兩個(gè)狀態(tài)：０態(tài)和１態(tài)。當(dāng)Q＝０，輸入SdRd＝10或11時(shí)，使觸發(fā)器狀態(tài)保持為0態(tài)；只有SdRd＝01時(shí)，才能使?fàn)顟B(tài)轉(zhuǎn)移到1態(tài)。當(dāng)Qn＝1，輸入SdRd＝01或11時(shí)，狀態(tài)將保持為1態(tài)；只有SdRd＝10時(shí)，才使?fàn)顟B(tài)轉(zhuǎn)移到0態(tài)。基本RS觸發(fā)器的狀態(tài)轉(zhuǎn)移圖如圖5.２(ｂ)所示。

基本RS觸發(fā)器波形圖

如果已知Sd和Rd的波形和觸發(fā)器的起始狀態(tài)，則可畫(huà)出觸發(fā)器Ｑ端的工作波形如圖5.3所示。例：用RS觸發(fā)器構(gòu)成無(wú)抖動(dòng)開(kāi)關(guān)

在機(jī)械開(kāi)關(guān)扳動(dòng)或按動(dòng)過(guò)程中,一般都存在接觸抖動(dòng),在幾十毫秒的時(shí)間里連續(xù)產(chǎn)生多個(gè)脈沖,如圖(a)、(b)所示。這在數(shù)字系統(tǒng)中會(huì)造成電路的誤動(dòng)作。為了克服電壓抖動(dòng)，可在電源和輸出端之間接入一個(gè)基本RS觸發(fā)器，在開(kāi)關(guān)動(dòng)作時(shí)，使輸出產(chǎn)生一次性的階躍，如圖（c）、（d）所示，這種無(wú)抖動(dòng)開(kāi)關(guān)稱為邏輯開(kāi)關(guān)。若將開(kāi)關(guān)S來(lái)回扳動(dòng)一次，即可在輸出端Q得到無(wú)抖動(dòng)的負(fù)的單拍脈沖。如圖（d）輸出端的波形。二、同步（鐘控）RS觸發(fā)器1、工作原理①CP＝0時(shí)，RD=SD=1，觸發(fā)器保持原來(lái)狀態(tài)不變。②CP＝1時(shí)，RD=R，SD=S工作情況與基本RS觸發(fā)器相同。2、功能描述（1）特征方程（CP＝1時(shí)）RSQn+100Qn01110011不定（2）狀態(tài)真值表（CP＝1時(shí)）不變不變不變不變不變不變置1置0置1置0不變（3）狀態(tài)轉(zhuǎn)移圖（CP=1）（4）波形圖（設(shè)初態(tài)為0）01R=×S=0R=0S=×R=1,S=0R=0,S=1同步RS

觸發(fā)器的符號(hào)RSCP＝0時(shí)，R=S=1，觸發(fā)器保持原來(lái)狀態(tài)不變。CP＝1時(shí)，工作情況與基本RS觸發(fā)器相同。真值表CPRSQnQn+1功能0×

×

×QnnnQQ=+1

保持1000100101nnQQ=+1

保持101010111111=+nQ

置1110011010001=+nQ

置011101111不定不定不允許是指不允許將R和S同時(shí)取為1，所以稱為約束條件。

狀態(tài)轉(zhuǎn)換圖將觸發(fā)器兩個(gè)穩(wěn)態(tài)0和1用兩個(gè)圓圈表示，用箭頭表示由現(xiàn)態(tài)到次態(tài)的轉(zhuǎn)換方向，在箭頭旁邊用文字符號(hào)及其相應(yīng)信號(hào)表示實(shí)現(xiàn)轉(zhuǎn)換所必備的輸入條件，這種圖稱為狀態(tài)轉(zhuǎn)換圖。卡諾圖與特性方程（約束條件）

將作為輸出變量,把S、R和作為輸入變量填入卡諾圖，經(jīng)化簡(jiǎn)得特性方程3、同步RS觸發(fā)器存在的問(wèn)題－－空翻現(xiàn)象

在一個(gè)時(shí)鐘脈沖周期（CP=1）中，觸發(fā)器發(fā)生多次翻轉(zhuǎn)的現(xiàn)象叫做空翻。

由于在CP=1期間，G3、G4門為“開(kāi)門”，都能接收R、S信號(hào)。所以，如果在CP=1期間R、S發(fā)生多次變化，則觸發(fā)器的狀態(tài)也可能發(fā)生多次翻轉(zhuǎn)