GB∕T 43454-2023 集成電路知識產(chǎn)權(quán)（IP）核設(shè)計(jì)要求（正式版）

集成電路知識產(chǎn)權(quán)(IP)核設(shè)計(jì)要求2023-12-28發(fā)布國家標(biāo)準(zhǔn)化管理委員會GB/T43454—2023 I 2規(guī)范性引用文件 3術(shù)語和定義 4縮略語 5一般要求 25.1設(shè)計(jì)過程 5.2交付項(xiàng)準(zhǔn)備 25.3交付形式 25.4開發(fā)工具 25.5工藝庫 25.6第三方信息 5.7版本控制 5.8文檔創(chuàng)建和更新 6詳細(xì)設(shè)計(jì)要求 6.1規(guī)格定義 6.2IP核設(shè)計(jì)架構(gòu) 36.3IP核設(shè)計(jì)綜合 66.4IP核驗(yàn)證 76.5可測性設(shè)計(jì) 86.6版圖設(shè)計(jì) 96.7流片驗(yàn)證 參考文獻(xiàn) I本文件按照GB/T1.1—2020《標(biāo)準(zhǔn)化工作導(dǎo)則第1部分：標(biāo)準(zhǔn)化文件的結(jié)構(gòu)和起草規(guī)則》的規(guī)定起草。請注意本文件的某些內(nèi)容可能涉及專利。本文件的發(fā)布機(jī)構(gòu)不承擔(dān)識別專利的責(zé)任。本文件由中華人民共和國工業(yè)和信息化部提出。本文件由全國半導(dǎo)體器件標(biāo)準(zhǔn)化技術(shù)委員會(SAC/TC78)歸口。本文件起草單位：中國兵器工業(yè)第二一四研究所、中國兵器標(biāo)準(zhǔn)化研究所、中國電子技術(shù)標(biāo)準(zhǔn)化研究院。1集成電路知識產(chǎn)權(quán)(IP)核設(shè)計(jì)要求本文件規(guī)定了集成電路知識產(chǎn)權(quán)(IP)核的設(shè)計(jì)開發(fā)過程中的一般要求和詳細(xì)設(shè)計(jì)要求。本文件適用于集成電路IP核的開發(fā)、轉(zhuǎn)讓和集成過程。2規(guī)范性引用文件下列文件中的內(nèi)容通過文中的規(guī)范性引用而構(gòu)成本文件必不可少的條款。其中，注日期的引用文件，僅該日期對應(yīng)的版本適用于本文件；不注日期的引用文件，其最新版本(包括所有的修改單)適用于本文件。GB/T43452—2023模擬/混合信號知識產(chǎn)權(quán)(IP)核交付項(xiàng)要求SJ/T11477—2014IP核交付項(xiàng)規(guī)范3術(shù)語和定義下列術(shù)語和定義適用于本文件。知識產(chǎn)權(quán)核intellectualpropertycore;IPcore事先定義，經(jīng)過驗(yàn)證、可重復(fù)使用并能夠完成某些功能的組件。注：以下簡稱IP核。IP核在集成電路行業(yè)又稱為硅知識產(chǎn)權(quán)SIP(SiliconIntellectualProperty)。IP核的形態(tài)為軟IP核提供者IPcoreprovider在IP核交易過程中創(chuàng)建和提供IP核的實(shí)體。注：IP核提供者將提供IP核的相關(guān)信息和服務(wù)。IP核使用者IPcoreuser在IP核交易過程中接收IP核的實(shí)體。注：IP核使用者將完成IP核的集成和復(fù)用工作，與IP核提供者相對應(yīng)。4縮略語下列縮略語適用于本文件。EDA:電子設(shè)計(jì)自動化(ElectronicDesignAutomation)GDSⅡ:圖形數(shù)據(jù)庫系統(tǒng)二代(GraphicDatabaseSystemⅡ)IP:知識產(chǎn)權(quán)(IntellectualProperty)2RTL:寄存器轉(zhuǎn)換級電路(RegisterTransferLevel)SIP:硅知識產(chǎn)權(quán)(SiliconIntellectualProperty)SVA:斷言語法(SystemVerilogAssertion)VerilogHDL:Verilog硬件描述語言(VerilogHardwareDescriptionLanguage)VHDL:超高速集成電路硬件描述語言(Very-high-speedIntegratedCircuitHardwareDescription5一般要求IP核提供者應(yīng)建立一個(gè)IP核設(shè)計(jì)開發(fā)流程。IP核設(shè)計(jì)開發(fā)流程中宜包含下列活動：a)規(guī)格定義(6.1);b)IP核設(shè)計(jì)架構(gòu)(6.2);c)IP核設(shè)計(jì)綜合(6.3);d)IP核驗(yàn)證(6.4);e)可測性設(shè)計(jì)(6.5);針對具體IP核的類型或交付形式以及數(shù)字或模擬/混合電路，可對上述IP核設(shè)計(jì)開發(fā)流程進(jìn)行數(shù)字IP核交付項(xiàng)應(yīng)符合SJ/T11477—2014第4章的規(guī)定，模擬/混合IP核交付項(xiàng)應(yīng)符合GB/T43452—2023第6章的規(guī)定。IP核提供者設(shè)計(jì)的IP核交付形式分為：a)在邏輯集成電路設(shè)計(jì)的過程中，集成電路設(shè)計(jì)者會在系統(tǒng)規(guī)范制定完成后，利用VerilogHDL或VHDL等，依照所制定的規(guī)則，將系統(tǒng)所需要的功能寫成寄存器傳輸級RTL的文件，該文件可綜合，這個(gè)可綜合的RTL文件稱為軟核；b)結(jié)構(gòu)拓?fù)浞矫嫱ㄟ^布局布線或者利用一個(gè)通用工藝庫對性能和面積進(jìn)行優(yōu)化，通常包括可綜GDSⅡ形式。IP核提供者在設(shè)計(jì)過程中應(yīng)記錄使用的工具名稱、工具提供商以及版本號。IP核提供者應(yīng)記錄所使用的工藝庫提供商以及工藝庫版本號。IP核提供者可使用第三方IP核(如存儲器IP核),但I(xiàn)P核在交付后的使用過程中不應(yīng)依賴于這些3第三方IP核，或用戶能擁有或得到同樣的IP核。5.7版本控制IP核提供者應(yīng)標(biāo)識和記錄交付項(xiàng)的版本號，在迭代更新版本時(shí)，應(yīng)及時(shí)記錄和登記版本號。5.8文檔創(chuàng)建和更新IP核提供者在開發(fā)過程中應(yīng)創(chuàng)建并及時(shí)更新文檔。IP核提供者應(yīng)記錄已知設(shè)計(jì)錯(cuò)誤和已采取的糾正方法以及設(shè)計(jì)中可能存在的風(fēng)險(xiǎn)。6詳細(xì)設(shè)計(jì)要求6.1規(guī)格定義IP核的規(guī)格應(yīng)包括以下設(shè)計(jì)內(nèi)容：概述、功能需求、性能需求、物理需求、結(jié)構(gòu)模塊框圖、對外系統(tǒng)接口的詳細(xì)定義、可配置功能詳細(xì)描述、測試方法、驗(yàn)證策略等。對于模擬/混合IP核，IP核提供者應(yīng)對其中的每一個(gè)輸入/輸出關(guān)系進(jìn)行功能定義，而且應(yīng)提出時(shí)序、功耗、面積、信噪比等性能參數(shù)的范圍要求。6.2IP核設(shè)計(jì)架構(gòu)IP核提供者應(yīng)以文檔、RTL代碼或電路的形式對功能進(jìn)行描述，數(shù)字IP核交付項(xiàng)應(yīng)符合SJ/T11477—2014第4章的規(guī)定，模擬/混合IP核交付項(xiàng)應(yīng)符合GB/T43452—2023第6章的規(guī)定。6.2.2數(shù)字信號IP核設(shè)計(jì)內(nèi)容應(yīng)包含下列內(nèi)容：a)IP核工作原理；b)IP核工作模式；c)整體功能框圖；d)IP核頂層模塊設(shè)計(jì)；e)IP核模塊劃分與信號連接關(guān)系；f)IP核子模塊定義和設(shè)計(jì)。對微處理器類IP核的體系結(jié)構(gòu)進(jìn)行描述，應(yīng)包含下列內(nèi)容：a)微處理器IP核所采用的架構(gòu)、指令集和運(yùn)算單元；b)微處理器IP核緩存；c)微處理器IP核浮點(diǎn)運(yùn)算處理引擎；d)微處理器IP核的存儲器管理；e)微處理器IP核的安全機(jī)制。應(yīng)包含下列內(nèi)容：4b)接口方向以及功能描述；c)接口的電氣特性與指標(biāo)；d)接口的其他需要的信息；e)所支持的接口協(xié)議版本，如果是部分支持的接口協(xié)議，給出不支持的部分；f)協(xié)議的基本原理；h)出錯(cuò)處理；i)中斷類型與處理；j)各種應(yīng)用模式下的接口時(shí)序圖。包含下列內(nèi)容。a)IP核時(shí)鐘頻率，如果有多個(gè)時(shí)鐘域存在，應(yīng)畫出相應(yīng)的時(shí)鐘分布圖來表示時(shí)鐘域關(guān)系，并且需要對跨時(shí)鐘域的設(shè)計(jì)進(jìn)行描述。b)應(yīng)針對IP核時(shí)鐘配置方法做說明。c)應(yīng)針對IP核時(shí)鐘的指標(biāo)，例如頻率、頻率精度、抖動、占空比、上升/下降沿時(shí)間等進(jìn)行描述。d)IP核復(fù)位信號，應(yīng)說明復(fù)位信號的工作方式、時(shí)序要求等。如果存在多個(gè)復(fù)位信號，應(yīng)對各個(gè)復(fù)位信號的關(guān)系做具體說明。e)應(yīng)針對IP核各子模塊復(fù)位域的復(fù)位信號做具體說明。f)對于時(shí)鐘和復(fù)位設(shè)計(jì)應(yīng)做記錄并作為交付項(xiàng)，例如去毛刺設(shè)計(jì)等。應(yīng)以表格或文檔形式描述IP核可訪問的寄存器，包含下列內(nèi)容：a)寄存器名稱；b)寄存器地址分配；d)寄存器位寬；e)寄存器復(fù)位值；f)寄存器功能，應(yīng)對寄存器各位值進(jìn)行描述。IP核提供者應(yīng)以表格的形式描述所有可配置的參數(shù)，包含下列內(nèi)容：a)參數(shù)的名稱定義；b)參數(shù)的范圍；c)不同條件下參數(shù)取值；d)參數(shù)的缺省值；e)參數(shù)功能，若各參數(shù)值之間相互依賴，應(yīng)明確各參數(shù)之間的依賴性。硬IP核提供者應(yīng)為硬IP核的集成提供下列仿真模型：5a)對IP核接口進(jìn)行明確描述的行為模型；b)對IP核功能進(jìn)行明確描述的仿真模型；c)對IP核時(shí)序信息和測試結(jié)構(gòu)信息進(jìn)行明確描述的仿真模型。所有數(shù)字信號硬IP核和帶有數(shù)字接口的模擬/混合信號硬IP核提供者應(yīng)為硬IP核的集成提供時(shí)序模型。時(shí)序模型包含下列內(nèi)容：a)應(yīng)規(guī)定硬IP核靜態(tài)時(shí)序模型中所有參數(shù)；b)對于有時(shí)序約束的接口，應(yīng)規(guī)定其在升降沿和作用沿處的轉(zhuǎn)換速度、延遲時(shí)間、建立時(shí)間、保持時(shí)間和抖動值等時(shí)序信息，還應(yīng)標(biāo)明與其存在時(shí)序相關(guān)性的接口；c)應(yīng)規(guī)定周期和占空比在內(nèi)的時(shí)鐘接口需求，限定時(shí)鐘接口的最高工作頻率；d)時(shí)序模型應(yīng)提供完整的信號模型。IP核提供者應(yīng)對交付的IP核存儲器模塊進(jìn)行描述，包含下列內(nèi)容：a)存儲器的基本原理；b)存儲器的類型描述；d)存儲器配置指導(dǎo)手冊。在設(shè)計(jì)中的斷言都應(yīng)以源代碼(如SVA語法)形式提供并做好標(biāo)注。提供斷言的指導(dǎo)性文檔有助于IP核提供者向IP核使用者轉(zhuǎn)移設(shè)計(jì)思想和技術(shù)。IP核提供者編寫的功能手冊應(yīng)包含6.2.2.1～6.2.2.9中適用的內(nèi)容。6.2.3模擬/混合信號IP核設(shè)計(jì)內(nèi)容應(yīng)包含以下內(nèi)容：a)系統(tǒng)規(guī)格定義；b)電路設(shè)計(jì)；c)電路模擬。電路設(shè)計(jì)應(yīng)包含以下內(nèi)容：a)IP核提供者選擇合適的工藝制程；b)合理的架構(gòu)系統(tǒng)，例如并行的還是串行的，差分的還是單端的；c)根據(jù)架構(gòu)來決定元件的組合，例如，電流鏡類型還是補(bǔ)償類型；d)根據(jù)交流、直流參數(shù)決定晶體管工作偏置點(diǎn)和晶體管大??；e)根據(jù)環(huán)境估計(jì)負(fù)載形態(tài)和負(fù)載值。6電路模擬應(yīng)包含以下內(nèi)容：a)IP核提供者基于晶體管模型，借助EDA工具進(jìn)行電路性能的評估、分析，在這個(gè)階段，依據(jù)電路仿真結(jié)果來修改晶體管參數(shù)；b)根據(jù)制程參數(shù)的變量來確定電路工作的區(qū)間和限制；c)根據(jù)驗(yàn)證環(huán)境因素的變化描述對電路性能的影響；d)通過仿真結(jié)果指導(dǎo)下一步的版圖設(shè)計(jì)，例如，版圖對稱性要求、電源線的寬度等。IP核提供者編寫的功能手冊應(yīng)包含6.2.3.1～6.2.3.3中適用的內(nèi)容。IP核提供者應(yīng)在RTL代碼編寫之前制定IP核時(shí)序約束規(guī)劃。IP核時(shí)序規(guī)劃包含下列內(nèi)容。a)時(shí)鐘約束：1)應(yīng)創(chuàng)建所有時(shí)鐘信號，標(biāo)明時(shí)鐘域數(shù)目和所有時(shí)鐘的工作頻率；2)當(dāng)時(shí)鐘接口之間存在相關(guān)性時(shí)，應(yīng)描述時(shí)鐘之間的關(guān)系。b)輸入輸出約束：1)應(yīng)指定輸入/輸出端口信號所屬時(shí)鐘域的時(shí)鐘信號；2)宜指定輸入/輸出端口信號的延時(shí)和負(fù)載能力；3)當(dāng)存在從輸入接口到輸出接口的組合路徑時(shí)，應(yīng)指定由輸入接口經(jīng)過組合邏輯路徑到輸出接口的延時(shí)。c)IP核提供者應(yīng)明確施加到綜合電路的驅(qū)動能力。d)應(yīng)包括溫度和電壓在內(nèi)的操作條件。e)若存在任何時(shí)序例外，例如異步信號、虛假路徑、多周期路徑，或者存在不屬于滿足時(shí)序約束的信號，都應(yīng)在時(shí)序規(guī)劃中標(biāo)記。IP核提供者應(yīng)確定設(shè)計(jì)綜合面積的范圍。IP核面積約束應(yīng)包含以下內(nèi)容：a)確定面積的單位描述，例如輸入與非門、晶體管數(shù)目以及平方微米；b)面積約束的相應(yīng)命令描述，例如設(shè)置最小限度的面積優(yōu)化。IP核提供者應(yīng)提供頂層綜合腳本，宜提供不同綜合目標(biāo)(如性能最優(yōu)、面積最優(yōu))的綜合腳本。IP核提供者在完成功能描述后，應(yīng)運(yùn)行綜合腳本，執(zhí)行設(shè)計(jì)綜合。設(shè)計(jì)綜合應(yīng)符合下列規(guī)定：a)若IP核可配置，設(shè)計(jì)綜合覆蓋全部配置情況；b)若為軟IP核，則在多種工藝下進(jìn)行設(shè)計(jì)綜合。6.3.5一致性檢查IP核提供者應(yīng)使用等價(jià)性檢查工具，檢查RTL代碼與綜合后的網(wǎng)表在功能上是否一致。7功能驗(yàn)證計(jì)劃里面應(yīng)包含整個(gè)驗(yàn)證環(huán)境的框架和主要組成部分的介紹。IP核提供者應(yīng)根據(jù)驗(yàn)證計(jì)劃進(jìn)行功能驗(yàn)證。功能驗(yàn)證計(jì)劃一般以功能點(diǎn)或關(guān)鍵功能為基礎(chǔ)，對驗(yàn)證項(xiàng)進(jìn)行匯總，并描述各驗(yàn)證項(xiàng)采用的功能驗(yàn)證方法。應(yīng)由IP提供者搭建驗(yàn)證平臺和開發(fā)測試用例，并詳細(xì)描述IP核測試平臺的結(jié)構(gòu)和層次。應(yīng)列出測試平臺組件清單，可用框圖輔助描述。應(yīng)描述相關(guān)驗(yàn)證工具使用方式，包括工具名稱和版本號等信息。如果沒有相應(yīng)工具，也應(yīng)提供相應(yīng)下載途徑并可使用。應(yīng)對驗(yàn)證環(huán)境安裝、仿真等過程的腳本文件進(jìn)行描述。具體要求如下：a)驗(yàn)證環(huán)境腳本應(yīng)能夠運(yùn)行所有測試集，支持激勵的產(chǎn)生和再創(chuàng)建；b)回歸腳本中的日志文件應(yīng)包括所有再現(xiàn)驗(yàn)證運(yùn)行所需的信息。應(yīng)對驗(yàn)證環(huán)境的原型驗(yàn)證進(jìn)行描述。具體要求如下：a)IP核提供者應(yīng)根據(jù)原型驗(yàn)證開發(fā)給予指標(biāo)說明，例如規(guī)模、速度、功耗、結(jié)構(gòu)等；b)IP核提供者應(yīng)對交付IP核原型驗(yàn)證過程中遇到的問題進(jìn)行記錄和更新；c)應(yīng)制定相應(yīng)的原型驗(yàn)證指導(dǎo)手冊。對驗(yàn)證環(huán)境的回歸測試，具體要求如下：a)IP核提供者應(yīng)根據(jù)每個(gè)驗(yàn)證項(xiàng)的驗(yàn)證結(jié)果對IP核做必要的修改，進(jìn)行必要的回歸測試；b)每個(gè)回歸測試應(yīng)獨(dú)立運(yùn)行，避免運(yùn)行全部測試集導(dǎo)致效率低下。IP核提供者應(yīng)記錄并分析驗(yàn)證得到的結(jié)果，應(yīng)標(biāo)注好每次驗(yàn)證報(bào)告的結(jié)果。對驗(yàn)證環(huán)境的集成，具體要求如下：a)對于集成和使用IP核驗(yàn)證環(huán)境，應(yīng)包括需要設(shè)置的環(huán)境變量與執(zhí)行命令的腳本；b)應(yīng)準(zhǔn)備測試用例(包括驗(yàn)證激勵和參考數(shù)據(jù)),還應(yīng)準(zhǔn)備典型測試用例用于集成后的驗(yàn)證。8IP核的驗(yàn)證手冊應(yīng)包含6.4.1.1～6.4.1.5中適用的內(nèi)容。IP核提供者應(yīng)根據(jù)驗(yàn)證計(jì)劃進(jìn)行功能驗(yàn)證。應(yīng)包含下列內(nèi)容：a)所要驗(yàn)證的功能；b)驗(yàn)證目標(biāo)，并給出預(yù)期達(dá)到的性能參數(shù)指標(biāo)。IP核提供者應(yīng)構(gòu)建驗(yàn)證環(huán)境，應(yīng)包含以下內(nèi)容：a)驗(yàn)證的外部環(huán)境設(shè)置，如工作溫度范圍、工作電源電壓的范圍；b)驗(yàn)證環(huán)境的詳細(xì)信息，如激勵的類型和性能、時(shí)鐘的轉(zhuǎn)換時(shí)間等；c)驗(yàn)證中使用的輔助模塊及其詳細(xì)信息。IP核提供者應(yīng)記錄并分析驗(yàn)證得到的報(bào)告。模擬/混合信號IP核的驗(yàn)證手冊應(yīng)包含6.4.2.1～6.4.2.3中適用的內(nèi)容。6.5可測性設(shè)計(jì)6.5.1.1芯片內(nèi)部寄存器掃描鏈IP核提供者在完成設(shè)計(jì)綜合后，適用時(shí)，應(yīng)在芯片內(nèi)部增加掃描鏈，自動產(chǎn)生測試向量來測試芯片內(nèi)部的制造缺陷。6.5.1.2芯片輸入/輸出端口掃描鏈IP核提供者在芯片流片完成后，適用時(shí)，應(yīng)配置芯片輸入/輸出接口增加掃描鏈，來調(diào)試芯片和電路板級的制造缺陷。6.5.2存儲器測試如果是存儲器IP核或者IP核中包含存儲器模塊，應(yīng)使用內(nèi)建自測試電路方式進(jìn)行存儲器測試。硬IP核提供者應(yīng)為硬IP核的集成提供測試模型。測試模型應(yīng)包含下列可測性和測試結(jié)構(gòu)信息：a)掃描端口；b)掃描鏈結(jié)構(gòu)；c)測試模式配置。9IP核提供者應(yīng)使用等價(jià)性檢查工具，檢查掃描鏈插入前后，內(nèi)建自測試前后的設(shè)計(jì)在功能上是否一致。6.6版圖設(shè)計(jì)IP核提供者在完成電路設(shè)計(jì)和設(shè)計(jì)綜合后，應(yīng)開始執(zhí)行物理設(shè)計(jì)。模擬/混合集成電路通常以全定制方法進(jìn)行手工版圖設(shè)計(jì)。在設(shè)計(jì)過程中宜考慮設(shè)計(jì)規(guī)則、匹配性、噪聲、串?dāng)_、寄生效應(yīng)、防閂鎖等對電路性能和可制造性的影響。硬IP核提供者應(yīng)進(jìn)行電路版圖對照檢查、設(shè)計(jì)規(guī)則檢查、電學(xué)規(guī)則檢查、寄生參數(shù)提取、天線效應(yīng)檢查。硬IP核提供者應(yīng)對物理設(shè)計(jì)進(jìn)行時(shí)序驗(yàn)證，包括靜態(tài)時(shí)序分析和動態(tài)時(shí)序分析。硬IP核提供者應(yīng)為硬IP核的集成提供物理模型。該模型應(yīng)在工藝信息的基礎(chǔ)上標(biāo)明硬IP核