《數(shù)字邏輯電路基礎(chǔ)》課件第7章

第7章數(shù)據(jù)轉(zhuǎn)換與存儲(chǔ)7.1數(shù)模轉(zhuǎn)換器7.2模數(shù)轉(zhuǎn)換器7.3數(shù)據(jù)存儲(chǔ)7.4存儲(chǔ)器的應(yīng)用

7.1數(shù)模轉(zhuǎn)換器

7.1.1基本工作原理

DAC是將輸入的二進(jìn)制數(shù)字信號(hào)轉(zhuǎn)換成模擬信號(hào)，以電壓或電流的形式輸出。常用的線性DAC的輸出模擬電壓Uo或模擬電流Io和輸入數(shù)字量D之間成正比關(guān)系，即Uo=KUD或Io=KID，式中的KU和KI皆為常數(shù)。

DAC的一般結(jié)構(gòu)如圖7.1所示。數(shù)據(jù)鎖存器在轉(zhuǎn)換時(shí)鐘CLK的觸發(fā)下暫時(shí)存放輸入的數(shù)字信號(hào)Dn-1···D0；n位寄存器的并行輸出分別控制n個(gè)模擬開關(guān)的工作狀態(tài)；通過模擬開關(guān)，將參考電壓UR按權(quán)關(guān)系加到電阻解碼網(wǎng)絡(luò)；電阻解碼網(wǎng)絡(luò)是一個(gè)加權(quán)求和電路，通過它把輸入數(shù)字量D中的各位1按位加權(quán)變換成相應(yīng)的電流，并匯合為與D成正比的模擬電流Io；經(jīng)過運(yùn)算放大電路獲得與D成正比的模擬電壓Uo。

圖7.1DAC的一般結(jié)構(gòu)

DAC有電壓輸出和電流輸出兩種類型，其功能符號(hào)如圖7.2所示。

圖7.2DAC的功能符號(hào)

對于電壓輸出型的DAC，輸出電壓Uo的范圍通常為0~-(1-2-n)UR，其計(jì)算公式為：

對于電流輸出型的DAC，輸出電流Io計(jì)算公式為：

其中IOFS為最大輸出電流，通常IOFS=UR/RI。

7.1.2主要電路形式

下面介紹權(quán)電阻網(wǎng)絡(luò)DAC和倒T型電阻網(wǎng)絡(luò)DAC。

1.權(quán)電阻網(wǎng)絡(luò)DAC

n位權(quán)電阻網(wǎng)絡(luò)DAC如圖7.3所示。它由數(shù)據(jù)鎖存器、模擬電子開關(guān)（Si）、權(quán)電阻解碼網(wǎng)絡(luò)、運(yùn)算放大器及基準(zhǔn)電壓UR組成。

圖7.3權(quán)電阻網(wǎng)絡(luò)DAC

集成運(yùn)算放大器作為，求和權(quán)電阻網(wǎng)絡(luò)的緩沖，主要用來減少輸出模擬信號(hào)負(fù)載變化的影響，并利用Rf=R/2將電流轉(zhuǎn)換為電壓輸出，即

由上式可見，輸出模擬電壓U的大小與輸入二進(jìn)制數(shù)的大小成正比，實(shí)現(xiàn)了數(shù)字量到模擬量的轉(zhuǎn)換，變化范圍是0~(2-n-1)UR。

2.倒T型電阻網(wǎng)絡(luò)DAC

圖7.4為倒T型電阻網(wǎng)絡(luò)DAC。該電路中，電阻只有R和2R兩種，構(gòu)成T型網(wǎng)絡(luò)。開關(guān)Sn-1~S0是在運(yùn)算放大器求和點(diǎn)（虛地）和地之間轉(zhuǎn)換。因此，無論開關(guān)在任何位置，電阻2R總是和地相接，因而流過2R電阻上的電流不隨開關(guān)位置的變化而變化，是恒流，開關(guān)速度較高。

圖7.4倒T型電阻網(wǎng)絡(luò)DAC

從圖7.4中可以看出，由UR向里看的等效電阻為R，數(shù)碼無論是0還是1，開關(guān)Si都相當(dāng)于接地。因此，由UR流出的總電流為I=UR/R，而流入2R支路的電流以2的倍數(shù)遞減，因此流入運(yùn)算放大器的電流為

運(yùn)算放大器的輸出電壓為

若Rf=R，將I=UR/R代入上式，則有：

U的變化范圍是0~(2-n-1)UR。

倒T型電阻網(wǎng)絡(luò)的特點(diǎn)是電阻種類少，只有R和2R兩種，因此，可以提高制作精度。在動(dòng)態(tài)轉(zhuǎn)換過程中對輸出不易產(chǎn)生尖峰脈沖干擾，有效地減小了動(dòng)態(tài)誤差，提高了轉(zhuǎn)換速度。該類型DAC是目前轉(zhuǎn)換速度較快且使用較多的一種。

7.1.3主要技術(shù)指標(biāo)

1.分辨率

分辨率指輸入數(shù)字量從全0變化到最低有效位為1時(shí)，對應(yīng)輸出可分辨的電壓變化量?U與最大輸出電壓Um之比，即分辨率為?U/Um=1/(2n-1)。分辨率越高，轉(zhuǎn)換時(shí)對輸入量的微小變化的反應(yīng)越靈敏。在電路的穩(wěn)定性和精度能保證時(shí)，分辨率與輸入數(shù)字量的位數(shù)有關(guān)，n越大，分辨率越高。

2.轉(zhuǎn)換精度

轉(zhuǎn)換精度是實(shí)際輸出值與理論計(jì)算值之差，這種差值由轉(zhuǎn)換過程中的各種誤差引起，主要指靜態(tài)誤差，它包括：

（1）非線性誤差。

（2）比例系數(shù)誤差。

（3）漂移誤差。

3.建立時(shí)間

從數(shù)字信號(hào)輸入DAC起，到輸出電流（或電壓）達(dá)到穩(wěn)態(tài)值所需的時(shí)間成為建立時(shí)間。建立時(shí)間的大小決定了轉(zhuǎn)換速度。目前8~12位單片集成DAC（不包括運(yùn)算放大器）的建立時(shí)間可以在1μs內(nèi)。

7.1.4應(yīng)用示例

【例7.1.1】某倒T型電阻網(wǎng)絡(luò)DAC，將其輸入值從最小以1遞增至最大，再以1遞減至最小，周而復(fù)始，產(chǎn)生一周期為51ms的三角波。要求其波形峰峰值（最大值與最小值之差）2V±1%，最小分辨電壓不大于10mV，試確定DAC的主要參數(shù)。

解：確定DAC的三個(gè)參數(shù)，即位數(shù)n、參考電壓UR、轉(zhuǎn)換時(shí)鐘CLK的周期。

（1）確定位數(shù)n

假定DAC輸出最小值為0V，峰峰值為2V±1%，則波形最大值為1.98V≤Um≤2.02V。由題意可知DAC可分辨的電壓變化量?U≤10mV。

DAC分辨率為1/(2n-1)=?U/Um，所以n=log2(Um/?U+1)≥log2(1.98/0.01+1)>7.6。n取最小值8，即DAC位數(shù)為8。

（2）確定參考電壓UR

由于輸出最大值Um=(2-n-1)UR，所以UR=-Um/(1-2-8)，即-2.028V<UR≤-1.987V，UR取-2V。

實(shí)際最小分辨電壓為?U=-UR/2n=7.8125mV。

（3）確定轉(zhuǎn)換時(shí)鐘CLK的周期

一個(gè)周期內(nèi)DAC輸入值從0遞增到最大值255再遞減回到0，共需要256+254=510個(gè)CLK，即510Tclk=51ms。

CLK周期為Tclk=51ms/510=100us，即頻率為10KHz。

7.2模數(shù)轉(zhuǎn)換器

7.2.1基本工作原理

ADC是將模擬信號(hào)轉(zhuǎn)換為數(shù)字信號(hào)，轉(zhuǎn)換過程需要通過取樣、保持、量化和編碼四個(gè)步驟完成。

1.取樣和保持

取樣（也稱采樣）是將時(shí)間上連續(xù)變化的信號(hào)Ui(t)轉(zhuǎn)換為一系列等間隔的脈沖信號(hào)Us(t)，脈沖的幅度取決于輸入模擬量。取樣后須加保持電路，得到最終結(jié)果Uo(t)，以方便量化和編碼。圖7.5為取樣和保持的示意圖。

圖7.5取樣和保持

2.量化和編碼

用數(shù)字量來表示連續(xù)變化的模擬量時(shí)就有一個(gè)類似于四舍五入的近似問題。必須將取樣后的樣值電平歸化到與之接近的離散電平上，這個(gè)過程稱為量化，指定的離散電平稱為量化電平。

量化的方法一般有以下兩種：

（1）只舍不入法，是將取樣保持信號(hào)Uo不足一個(gè)S的尾數(shù)舍去，取其原整數(shù)；

（2）有舍有入法，當(dāng)Uo的尾數(shù)<S/2時(shí)，用舍尾取整法得其量化值，當(dāng)Uo的尾數(shù)3S/2時(shí)，用舍尾入整法得其量化值。

3.功能描述

ADC可以采用如圖7.6(a)所示符號(hào)來描述，其中Ui是模擬輸入，UR是參考電壓輸入，Dn-1···D0為轉(zhuǎn)換輸出，CLK為轉(zhuǎn)換過程提供時(shí)鐘，也稱為采樣時(shí)鐘，轉(zhuǎn)換在一個(gè)CLK周期內(nèi)完成。

n位ADC的輸出與輸入之間關(guān)系如圖7.6(b)所示，這種按照輸入從小到大的順序進(jìn)行遞增編碼稱為偏移二進(jìn)制輸出。輸出值范圍為0~2n-1，有效轉(zhuǎn)換輸入電壓范圍為0~(1-2-n-1)UR。偏移二進(jìn)制輸出轉(zhuǎn)換規(guī)則為：

其中“[·]”為取整運(yùn)算。

圖7.6ADC電路符號(hào)及輸入輸出關(guān)系

通常輸入信號(hào)是通過電容交流耦合而來的，這樣可以減少前級(jí)信號(hào)的直流分量對ADC的影響。由于信號(hào)幾乎沒有直流分量，即信號(hào)平均值約為0，因此，在采樣前需要將信號(hào)與UR/2疊加后模數(shù)轉(zhuǎn)換。但轉(zhuǎn)換輸出值無法體現(xiàn)出輸入信號(hào)的正負(fù)，因此將偏移二進(jìn)制輸出D與2n-1相減轉(zhuǎn)換為補(bǔ)碼二進(jìn)制輸出，輸出值范圍為-2n-1~2n-1-1，有效轉(zhuǎn)換輸入電壓范圍為-UR/2~(1-2-n)UR/2。補(bǔ)碼二進(jìn)制輸出轉(zhuǎn)換規(guī)則為：

7.2.2主要電路形式

1.計(jì)數(shù)斜波式ADC

計(jì)數(shù)斜波式ADC的原理框圖如圖7.7所示，它由n位二進(jìn)制計(jì)數(shù)器、DAC和電壓比較器組成。

圖7.7計(jì)數(shù)斜波式ADC

2.逐次逼近式ADC

逐次逼近式ADC結(jié)構(gòu)框圖如圖7.8所示，它由電壓比較器、DAC、逐次逼近寄存器與控制邏輯等部分構(gòu)成。

圖7.8逐次逼近式ADC

3.雙積分型ADC

雙積分型ADC的轉(zhuǎn)換原理是先將模擬電壓Ui轉(zhuǎn)換成與其大小成正比的時(shí)間間隔T，再利用基準(zhǔn)時(shí)鐘脈沖通過計(jì)數(shù)器將T變換成數(shù)字量。

圖7.9是雙積分型ADC的原理框圖，它由積分器、零值比較器、時(shí)鐘控制門G和二進(jìn)制加法計(jì)數(shù)器等部分構(gòu)成。

圖7.9雙積分型ADC

（1）積分器

由運(yùn)算放大器和RC積分網(wǎng)絡(luò)組成。它的輸入端接開關(guān)S，開關(guān)S受計(jì)數(shù)器的Dn的控制，當(dāng)Dn=0時(shí)，S接輸入電壓+Ui（正極性），積分器正向積分；當(dāng)Dn=1時(shí)，S接基準(zhǔn)電壓-UR（負(fù)極性），積分器負(fù)向積分。因此，積分器在一次轉(zhuǎn)換過程中進(jìn)行兩次方向相反的積分。積分器輸出Uo接零值比較器。

（2）零值比較器

當(dāng)Uo≤0時(shí)，比較器輸出Uc=1；當(dāng)Uo>0時(shí)，Uc=0。零值比較器輸出Uc作為控制門G的門控信號(hào)。

（3）控制門

控制門G有兩個(gè)輸入端，一個(gè)接標(biāo)準(zhǔn)時(shí)鐘脈沖源CP，另一個(gè)接零值比較器輸出Uc。當(dāng)Uc=1時(shí)，G門開，CP通過G門加到計(jì)數(shù)器；當(dāng)Uc=0時(shí)，G門關(guān)，CP不能通過G門加到計(jì)數(shù)器，計(jì)數(shù)器停止計(jì)數(shù)。

（4）計(jì)數(shù)器

該計(jì)數(shù)器是n+1位的二進(jìn)制加法計(jì)數(shù)器，其輸出為D=DnDn-1…D1D0。

數(shù)模轉(zhuǎn)換過程為：

（1）計(jì)數(shù)器在啟動(dòng)脈沖的作用下，D=0。Dn=0使開關(guān)S接輸入電壓Ui，同時(shí)計(jì)數(shù)器開始計(jì)數(shù)。同時(shí)電容C初值為0，進(jìn)行正向積分，此時(shí)Uo≤0，比較器輸出Uc=1，G門開。

（2）當(dāng)計(jì)數(shù)器計(jì)入2n個(gè)脈沖后，Dn=1，Dn-1=Dn-2=…=D0=0，使開關(guān)轉(zhuǎn)接至-UR，計(jì)數(shù)器繼續(xù)計(jì)數(shù)，電路開始負(fù)向積分，Uo逐步上升。

（3）當(dāng)積分器輸出Uo＞0時(shí)，Uc=0，G門關(guān)，計(jì)數(shù)器停止計(jì)數(shù)，完成一個(gè)轉(zhuǎn)換周期，把與Ui平均值成正比的時(shí)間間隔轉(zhuǎn)換為數(shù)字量(Dn-1…D1D0)=2nUi/UR。

這種轉(zhuǎn)換器被廣泛應(yīng)用于要求精度較高而轉(zhuǎn)換速度要求不高的儀器中。

4.并聯(lián)比較型ADC

并聯(lián)比較型ADC的電原理圖如圖7.10所示。該電路由電壓比較器，寄存器和編碼器三部分構(gòu)成。

圖7.10并聯(lián)比較型ADC

（1）電壓比較器：由電阻分壓器和2n-1個(gè)比較器構(gòu)成。

（2）寄存器：由2n-1個(gè)D觸發(fā)器構(gòu)成。

（3）編碼器：將2n-1位比較結(jié)果轉(zhuǎn)換成n位二進(jìn)制代碼Dn-1…D0，其編碼規(guī)則如表7.1所示。

并聯(lián)比較型ADC的轉(zhuǎn)換速度很快，其轉(zhuǎn)換速度實(shí)際上取決于器件的速度和時(shí)鐘脈沖的寬度。但電路復(fù)雜，其轉(zhuǎn)換精度將受分壓網(wǎng)絡(luò)和電壓比較器靈敏度的限制。因此，這種轉(zhuǎn)換器適用于高速，精度較低的場合。

7.2.3主要指標(biāo)

1.分辨率

從理論上講，一個(gè)n位二進(jìn)制輸出的ADC可以區(qū)分輸入模擬電壓的2n個(gè)不同量級(jí)，能區(qū)分輸入模擬電壓的最小差異，即分辨率，?=FSR/2n，F(xiàn)SR為滿量程輸入。

2.轉(zhuǎn)換速度

轉(zhuǎn)換速度是指完成一次轉(zhuǎn)換所需要的時(shí)間。

3.相對精度

在理想情況下，輸入模擬信號(hào)所有轉(zhuǎn)換點(diǎn)應(yīng)當(dāng)在一條直線上，但實(shí)際上做不到這一點(diǎn)。

7.2.4應(yīng)用示例

【例7.2.1】某ADC對正弦信號(hào)x(t)=sin(4π′106t)進(jìn)行采樣，采樣起點(diǎn)為100ns，要求分辨率不大于10mV，試確定ADC電路的參數(shù)和以及采樣結(jié)果。

解：正弦信號(hào)頻率為2MHz，而采樣頻率fs至少為2M′2=4MHz。采樣頻率fs取3~5倍最大頻率，本例取4倍，即fs=2M′4=8MHz。

正弦信號(hào)的峰峰值為2V，即ADC滿量程輸入為2V。要求分辨率?≤10mV，故?=2V/2n≤10mV，由此可以得出2n≥200，n≥8。本例n取最小值8，此時(shí)?≈7.8mV。

采用補(bǔ)碼二進(jìn)制輸出時(shí)，0V輸入信號(hào)的采樣結(jié)果仍為0。補(bǔ)碼二進(jìn)制輸出時(shí)線性轉(zhuǎn)換輸入電壓范圍為-UR/2~(1-2-8)UR/2，但輸入電壓以0V對稱，所以有(UR-?)/2≥1V，即UR≥2V+7.8mV，本例UR取值精確到0.1V，故UR=2.1V。

采樣時(shí)刻從t=100ns開始，第n個(gè)采樣時(shí)刻的時(shí)間t=100ns+nTs，信號(hào)的采樣結(jié)果為

其中n%4是n除以4的余數(shù)。

采樣值為0.95106的補(bǔ)碼二進(jìn)制輸出為[28′0.95106?2.1]=116=(01110100)2，采樣值為-0.95106的補(bǔ)碼二進(jìn)制輸出為[28′-0.95106?2.1]=-116=(10001100)2，采樣值為0.30902的補(bǔ)碼二進(jìn)制輸出為[28′0.30902?2.1]=38=(00100110)2，采樣值為-0.30902的補(bǔ)碼二進(jìn)制輸出為[28′-0.30902?2.1]=-38=(11011010)2。

故ADC循環(huán)輸出(01110100)2、(00100110)2、(10001100)2、(11011010)2。

7.3數(shù)據(jù)存儲(chǔ)

7.3.1存儲(chǔ)器原理存儲(chǔ)器內(nèi)部由地址譯碼、存儲(chǔ)矩陣、讀寫控制和輸入/輸出控制這四個(gè)基本單元構(gòu)成，如圖7.11所示。圖7.11存儲(chǔ)器基本結(jié)構(gòu)

存儲(chǔ)器的讀寫操作是有一定時(shí)序要求的，常規(guī)的讀寫操作時(shí)序如圖7.12所示。

圖7.12存儲(chǔ)器常規(guī)讀寫操作時(shí)序圖

從讀寫操作角度來看，存儲(chǔ)器可分為只讀存儲(chǔ)器（ROM）和隨機(jī)存取存儲(chǔ)器（RAM）。

ROM在正常工作時(shí)只能讀不能寫，因此不存在R/W?信號(hào)。ROM中的數(shù)據(jù)通常是通過專用裝置或方法寫入的，并可以長期保存，即斷電后仍然存在，是一種非易失性存儲(chǔ)器。

RAM在正常工作時(shí)可以隨時(shí)進(jìn)行讀或?qū)懖僮?，但斷電后存?chǔ)器的數(shù)據(jù)消失，是一種易失性存儲(chǔ)器。由于RAM可以進(jìn)行讀寫操作，所以采用R/W?進(jìn)行讀寫控制。

7.3.2只讀存儲(chǔ)器(ROM)

1.基本結(jié)構(gòu)

ROM主要由地址譯碼器、存儲(chǔ)矩陣和輸出緩沖器三部分組成，其基本結(jié)構(gòu)如圖7.13所示。

圖7.13ROM的基本結(jié)構(gòu)

ROM的存儲(chǔ)單元連接“字線”和“位線”。若某存儲(chǔ)單元內(nèi)部存儲(chǔ)1，則所對應(yīng)的字線為1時(shí)，所對應(yīng)的位線輸出高電平，否則無輸出，相當(dāng)于采用二極管跨接兩線。若某存儲(chǔ)單元內(nèi)部存儲(chǔ)0，相應(yīng)的行線和位線之間是沒有連接的，相當(dāng)于斷路。圖7.14是一個(gè)4′8位ROM的等效結(jié)構(gòu)圖，4個(gè)不同地址所存儲(chǔ)的數(shù)據(jù)如表7.1所示。

圖7.144′8位ROM

2.可編程ROM

ROM中信息的存入過程稱為編程。根據(jù)編程和擦除的方式不同，ROM可分為掩模ROM、可編程ROM(PROM)和可擦除的可編程ROM(EPROM)三種類型。

1)掩模ROM

掩模ROM中存放的信息是由生產(chǎn)廠家采用掩模工藝專門為用戶制作的，這種ROM出廠時(shí)其內(nèi)部存儲(chǔ)的信息就已經(jīng)“固化”在里邊，所以也稱固定ROM。

2)可編程ROM(PROM)

PROM在出廠時(shí)，存儲(chǔ)的內(nèi)容為全0（或全1），用戶根據(jù)需要，可將某些單元改寫為1（或0）。這種ROM采用熔絲或PN結(jié)擊穿的方法編程，如圖7.15所示，由于熔絲燒斷或PN結(jié)擊穿后不能再恢復(fù)，因此PROM只能改寫一次。

圖7.15PROM的存儲(chǔ)單元

3)可擦除的可編程ROM(EPROM)

這類ROM利用特殊結(jié)構(gòu)的浮柵MOS管進(jìn)行編程，ROM中存儲(chǔ)的數(shù)據(jù)可以進(jìn)行多次擦除和改寫。主要有紫外線照射擦除的EPROM、用電信號(hào)可擦除的可編程ROM（E2PROM）和快閃存儲(chǔ)器（FlashMemory）。

（1）浮柵MOS管

在標(biāo)準(zhǔn)MOS管的柵極與襯底之間再加入一個(gè)柵極，但這個(gè)柵極沒有引出線，所以稱為浮柵。

（2）紫外線可擦除可編程ROM（UVEPROM）

ROM的存儲(chǔ)單元采用如圖7.16所示的疊柵注入MOS管。

圖7.16疊柵注入MOS管

（3）電可擦除可編程ROM（E2PROM）

E2PROM的存儲(chǔ)單元由如圖7.17(a)的浮柵隧道氧化層MOS管和一個(gè)選通管構(gòu)成，如圖7.17(b)所示。浮柵與漏極之間存在一個(gè)隧道區(qū)，當(dāng)隧道區(qū)的電場大到一定程序后，漏極與浮柵之間出現(xiàn)導(dǎo)電隧道，電子可以雙向流動(dòng)，該現(xiàn)象稱為隧道效應(yīng)。

圖7.17E2PROM的存儲(chǔ)單元

（4）快閃存儲(chǔ)器（FlashMemory）

快閃存儲(chǔ)器的基本單元采用如圖7.18(a)所示的疊柵MOS管構(gòu)成，如圖7.18(b)所示。

圖7.18快閃存儲(chǔ)器的存儲(chǔ)單元

7.3.3隨機(jī)存取存儲(chǔ)器（RAM）

隨機(jī)存取存儲(chǔ)器也稱隨機(jī)存儲(chǔ)器或隨機(jī)讀/寫存儲(chǔ)器，簡稱RAM。RAM工作時(shí)可以隨時(shí)從任何一個(gè)指定的地址寫入(存入)或讀出(取出)信息。根據(jù)存儲(chǔ)單元的工作原理不同，RAM分為靜態(tài)RAM和動(dòng)態(tài)RAM。

1.基本結(jié)構(gòu)

RAM主要由存儲(chǔ)矩陣、地址譯碼器和讀寫控制電路三部分組成，如圖7.19所示。

圖7.19RAM的基本結(jié)構(gòu)

2.靜態(tài)半導(dǎo)體存儲(chǔ)器

靜態(tài)存儲(chǔ)器的存儲(chǔ)單元通常采用MOS管構(gòu)成的觸發(fā)器構(gòu)成，如圖7.20所示。V1、V2及V3、V4兩個(gè)NMOS反相器交叉耦合組成雙穩(wěn)態(tài)觸發(fā)器電路。V2和V4為負(fù)載管，V1和V3為反相管，V5和V6為選通管。V1和V3的狀態(tài)決定了存儲(chǔ)的1位二進(jìn)制信息。

圖7.20靜態(tài)MOS6管基本存儲(chǔ)電路

圖7.21是一個(gè)4行4列的16個(gè)基本存儲(chǔ)電路構(gòu)成16′1靜態(tài)RAM結(jié)構(gòu)示意圖。

圖7.2116′1靜態(tài)RAM結(jié)構(gòu)

7.4存儲(chǔ)器的應(yīng)用

7.4.1存儲(chǔ)擴(kuò)展在實(shí)際應(yīng)用時(shí)，不同場合所需要的存儲(chǔ)容量不同，而單個(gè)存儲(chǔ)器的容量通常為固定的，這時(shí)需要通過字?jǐn)U展和位擴(kuò)展兩種方式來實(shí)現(xiàn)不同容量的需求。

1.字?jǐn)U展

采用若干個(gè)存儲(chǔ)器構(gòu)成具有更多地址的存儲(chǔ)空間，如圖7.22所示。

圖7.22存儲(chǔ)器的字?jǐn)U展

2.位擴(kuò)展

采用若干個(gè)存儲(chǔ)器構(gòu)成具有更大位寬的存儲(chǔ)空間，如圖7.23所示。

圖7.23存儲(chǔ)器的位擴(kuò)展

3.應(yīng)用示例

【例7.4.1】利用1024′4位RAM構(gòu)建一個(gè)容量為1024′8位的存儲(chǔ)空間。

解：所需要構(gòu)造的存儲(chǔ)空間的字?jǐn)?shù)為1024、字長為8，而實(shí)際RAM的字?jǐn)?shù)為1024、字長為4，因此需要8?4=2片1024′4位RAM進(jìn)行位擴(kuò)展。

位擴(kuò)展電路如圖7.24所示。

圖7.24例7.4.1的存儲(chǔ)擴(kuò)展電路

【例7.4.2】某系統(tǒng)需要容量為4096′8位的存儲(chǔ)空間，現(xiàn)有若干片1024′8位RAM，給出容量擴(kuò)展連接圖。

解：存儲(chǔ)空間和RAM的字長都是8，不需要位擴(kuò)展。所需字?jǐn)?shù)為4096，而RAM的字?jǐn)?shù)只有1024，因此需要4096?1024=4片RAM進(jìn)行字?jǐn)U展。

存儲(chǔ)空間的地址線為12個(gè)，即A11~A0，其中A9~A0連接1024′8位RAM的地址線，A11和A10作為譯碼輸入。

A11A10為00時(shí)，1#RAM工作；為01時(shí)，2#RAM工作；為10時(shí)，3#RAM工作；為11時(shí)，4#RAM工作。

每次只有一片RAM工作，不同的地址范圍所用的RAM不同，整個(gè)容量是4片RAM的容量之和。

字?jǐn)U展電路如圖7.25所示。

圖7.25例7.4.2的擴(kuò)展電路

7.4.2組合邏輯實(shí)現(xiàn)

在組合邏輯電路的真值表中，任何一組輸入邏輯量的取值都有一組輸出與之對應(yīng)。若把輸入與某存儲(chǔ)器的地址端相連，存儲(chǔ)器的數(shù)據(jù)端作為該組合邏輯電路的輸出，那么存儲(chǔ)器內(nèi)部只要存儲(chǔ)該真值表，即可完成組合邏輯運(yùn)算。

存儲(chǔ)器的地址譯碼器實(shí)現(xiàn)了輸入變量的“與”運(yùn)算，形成了輸入的所有最小項(xiàng)，存儲(chǔ)矩陣形成了某些最小項(xiàng)的“或”運(yùn)算。因此存儲(chǔ)器可以看成是一個(gè)“與－或邏輯網(wǎng)絡(luò)”，即由與陣列和或陣列構(gòu)成的邏輯電路，可以采用如圖7.26所示的陣列框圖來表示。

圖7.26存儲(chǔ)器的陣列框圖

為了便于描述，存儲(chǔ)器的與、或陣列用符號(hào)陣列圖來表示。如圖7.27所示陣列圖描述的是一個(gè)二輸入四輸出的組合邏輯電路。與陣列的輸入是地址及其反變量，輸出是字線，輸入線和輸出線垂直。任一字線是由輸入構(gòu)成的最小項(xiàng)，是與運(yùn)算的結(jié)果，它與相應(yīng)輸入線的交叉處畫“?”來表示所存在邏輯關(guān)系?；蜿嚵械妮斎胧亲志€，輸出是位線，兩者互相垂直。任一位線是由若干字線構(gòu)成的或運(yùn)算輸出，它與相關(guān)字線的交叉處畫“?”（固定連接）或“′”（編程連接）來表示所存在的邏輯關(guān)系。

圖7.27二輸入四輸出陣列圖

圖7.27所描述的邏輯關(guān)系為：W0=A?1A?0，W1=A?1A0，W0=A1A?0，W0=A1A0，D0=W0+W1+W3，D1=W0+W1+W2，D2=W2+W3，D3=W0+W3。

其真值表如表7.3所示。

【例7.4.3】某邏輯電路的真值表如表7.4所示，畫出采可編程ROM實(shí)現(xiàn)的陣列圖。

解：該電路的最小項(xiàng)標(biāo)準(zhǔn)式為：F0=Sm(1,2,5,6,9,10,13,14)，F(xiàn)1=Sm(2,3,4,5,10,11,12,13)，F(xiàn)2=Sm(4,5,6,7,8,9,10,11)，F(xiàn)3=Sm(8,9,10,11,12,13,14,15)。

PROM的與陣列產(chǎn)生了輸入變量的最小項(xiàng)，其存儲(chǔ)元件為固定連接，所以用“?”表示；或陣列實(shí)現(xiàn)了各輸出的最小項(xiàng)之和，其存儲(chǔ)元件為編程連接，所以用“′”表示。陣列圖如圖7.28所示。

圖7.28例7.4.3的陣列圖

【例7.4.4】采用ROM和寄存器設(shè)計(jì)時(shí)序邏輯電路產(chǎn)生序列1001100101。

解：設(shè)計(jì)一個(gè)計(jì)數(shù)器，其輸出通過組合邏輯網(wǎng)絡(luò)產(chǎn)生序列。

（1）求計(jì)數(shù)器模值，確定狀態(tài)及狀態(tài)轉(zhuǎn)移表：序列長度為10，故計(jì)數(shù)器模為10，狀態(tài)為0~9，采用4比特來表示狀態(tài)Q，記為Q3Q2Q1Q0。狀態(tài)轉(zhuǎn)移表如表7.5所示。

（2）確定觸發(fā)器的激勵(lì)函數(shù)和輸出函數(shù)的真值表：狀態(tài)方程為Qn+1=D，D為寄存器的輸入，激勵(lì)函數(shù)和輸出函數(shù)的真值表如表7.6所示。

（3）確定觸發(fā)器的方程ROM容量：組合邏輯電路的輸入為4位，即Q3Q2Q1Q0，輸出為5位，即D3D2D1D0和Z。故ROM的地址為4位，字長為5位，容量為16′5位。

（4）連接電路并根據(jù)真值表畫如圖7.29所示的陣列圖。

圖7.29例7.4.4的陣列圖

7.4.3隊(duì)列存儲(chǔ)結(jié)構(gòu)

隊(duì)列是由n個(gè)元素構(gòu)成的有限序列，內(nèi)部元素是按照保存的順序排列的，最前面的數(shù)據(jù)為隊(duì)首，最后面的數(shù)據(jù)為隊(duì)尾。

隊(duì)列實(shí)質(zhì)是一個(gè)地址連續(xù)的存儲(chǔ)區(qū)，隊(duì)首和隊(duì)尾各需要一個(gè)指針。隊(duì)尾指針（RP）始終指向用來保存將要入隊(duì)的數(shù)據(jù)的存儲(chǔ)單元。隊(duì)首指針（FP）始終指向?qū)⒁x出數(shù)據(jù)的存儲(chǔ)單元。隊(duì)列初始時(shí)為空隊(duì)列，F(xiàn)P=RP=0。入隊(duì)時(shí)，將數(shù)據(jù)寫在RP所指的存儲(chǔ)單元，并將RP=RP+1，相當(dāng)于后移一個(gè)存儲(chǔ)單元，如圖7.30(a)所示。出隊(duì)時(shí)，將FP所指的存儲(chǔ)單元的數(shù)據(jù)讀出，并將FP=FP+1，相當(dāng)于后移一個(gè)存儲(chǔ)單元，如圖7.30(b)所示。

圖7.30隊(duì)列入隊(duì)和出隊(duì)示意

圖7.31為最大隊(duì)長為16的循環(huán)隊(duì)列，圖7.31(a)的FP=RP=1，QL=0；圖7.31(b)的FP=2、RP=1，QL=(1-2)%16=15；圖7.31(c)的FP=7、RP=1，QL=(1-7)%16=10。

圖7.31長度16的循環(huán)隊(duì)列

隊(duì)列可以采用字?jǐn)?shù)為2n的存儲(chǔ)器來構(gòu)造，其電路模塊有兩種：如圖7.32(a)所示的共享總線式和如圖7.32(b)所示的獨(dú)立總線式。

圖7.32隊(duì)列的電路模塊符號(hào)