電子技術基礎（第三版）課件 第6章 觸發(fā)器和時序邏輯電路

電子技術基礎（第三版）高等學校應用型本科系列教材第6章

觸發(fā)器和

時序邏輯電路電子技術基礎（第三版）6.1概述

鎖存器（Latch）和觸發(fā)器（Flip-Flop）是大多數(shù)時序電路（SequentialCircuit）的基本構件。帶有反饋的組合電路是構成鎖存器和觸發(fā)器的基礎。通常可以認為鎖存器由一級反饋環(huán)構成，其輸出會隨著輸入信號的變化而同時發(fā)生變化，即新的輸入信號在讀入的同時，舊的存儲信號即被取代。觸發(fā)器一般由兩級反饋環(huán)構成，其輸出僅隨控制輸入或異步置位、復位輸入信號的變化而發(fā)生變化，觸發(fā)器可以在讀入新的輸入信號的同時讀出舊的存儲信號的狀態(tài)。6.2鎖存器和觸發(fā)器

6.2.1基本R-S鎖存器6.2.2同步R-S鎖存器6.2.3D鎖存器6.2.4主從J-K觸發(fā)器工作原理下面根據(jù)圖6-7所示主從J-K觸發(fā)器的電路結構和輸入端的4種不同組合，闡述其工作原理。（1）J=1、K=0時的情況。若Q=1，=0（Qm=1，m=0），使門G7封鎖，門G7輸出為1。門G8在K的作用下輸出為1，則主鎖存器保持原態(tài)，Q*m=Qm=1。當CP由1變?yōu)?后，從鎖存器接收主鎖存器的信息，也保持原態(tài)，Q*=Q=1。若Q=0、=1并在CP=1期間，Q與K共同作用使門G8輸出為1，門G7輸出為0，主鎖存器置1。當CP變?yōu)?后，從鎖存器接收主鎖存器信息變?yōu)?態(tài)，Q*=Q=1。所以當J=1、K=0時，無論原態(tài)為0態(tài)或1態(tài)，在CP為1期間主鎖存器置1，當CP變?yōu)?后從鎖存器隨著置1。（2）J=0、K=1時的情況。同理可得，在CP為1期間主鎖存器置0，當CP變?yōu)?后，從鎖存器隨著置0。（3）J=K=0時的情況。門G7、G8被封鎖，門G7、G8輸出均為1，主鎖存器在CP為1期間保持原態(tài)，在CP信號改變?yōu)?后，從鎖存器也保持原態(tài)。以上主從J-K觸發(fā)器與主從R-S觸發(fā)器的狀態(tài)變化相同的。（4）J=K=1時的情況。這在主從R-S觸發(fā)器中是不允許的，在這種情況下，若Q=0、=1，門G8在Q的作用下被封鎖，其輸出為1，在CP=1時，門G7輸出為0，主鎖存器置1，CP=0后從鎖存器也跟著置1，Q*=1。6.2.5T觸發(fā)器T觸發(fā)器的真值表和邏輯符號如表所示：其所實現(xiàn)的功能為：當T=0時，觸發(fā)器被封鎖，保持原態(tài)；當T=1時，在時鐘作用之后狀態(tài)翻轉一次。我們將J-K觸發(fā)器的J、K端連在一起作為T觸發(fā)器的輸入端，就得到了T觸發(fā)器。將T=J=K代入J-K觸發(fā)器的特征方程，得到T觸發(fā)器的特征方程為：Q*=6.2.6維持阻塞D觸發(fā)器1.物理結構2.工作原理當CP=0時，門G3、G4被時鐘信號封鎖，其輸出Q3=Q4=0，則由門G1、G2組成的基本R-S觸發(fā)器保持原狀態(tài)不變，也即整個觸發(fā)器的狀態(tài)保持不變；同時，在Q3、Q4的反饋作用下，門G5、G6被打開，輸入信號被寫入觸發(fā)器，經(jīng)門G6反相后到達G4輸入端，經(jīng)門G5再次反相后到達G3輸入端。此時Q5=D，Q6=，由于門G3、G4被封鎖，Q5、Q6不能被送入。當CP=1時，門G3、G4的封鎖狀態(tài)被解除，Q5=D經(jīng)門G3反相后輸出，Q3=；Q6=經(jīng)門G4反相后輸出，Q4=D。若D=1，則Q4=1，Q3=0為門G1、G2組成的基本R-S觸發(fā)器的輸入信號，由前面學過的知識可得觸發(fā)器新態(tài)為Q*=1，*=0。若D=0，則Q4=0，Q3=1觸發(fā)器新態(tài)為Q*=0，*=1。由此可以得到維持阻塞D觸發(fā)器的狀態(tài)方程為：Q*=D3.邏輯功能維持阻塞D觸發(fā)器的真值表維持阻塞D觸發(fā)器的波形6.2.7集成觸發(fā)器雙J-K觸發(fā)器74HC76的邏輯符號、引腳分布、功能表雙D觸發(fā)器74HC74的引腳分布、邏輯符號、功能表6.3時序邏輯電路的分析與設計

6.3.1概述6.3.2時序邏輯電路的分析時序電路的分析就是分析時序電路的狀態(tài)變化過程和輸出與輸入的關系，從而弄清楚電路的邏輯功能。描述時序電路的邏輯功能可以用狀態(tài)轉移/輸出表，也可以以用狀態(tài)轉移/輸出圖，或者用精煉的文字敘述。時序電路的分析步驟可以大致歸納如下：（1）根據(jù)給定電路確定觸發(fā)器的控制輸入方程和所研究電路的外輸出方程。（2）根據(jù)所求的控制輸入方程和觸發(fā)器特征方程，求觸發(fā)器的新狀態(tài)方程。（3）列狀態(tài)轉移/輸出表。利用n時刻的已知輸入和觸發(fā)器n時刻狀態(tài)，求n時刻輸出和觸發(fā)器n+1時刻的新狀態(tài)，然后將新狀態(tài)和輸出與外輸入、激勵輸入、原狀態(tài)一一對應列成狀態(tài)轉移/輸出真值表（又稱為激勵/轉移表），再將狀態(tài)轉移/輸出真值表進一步轉換為不包含激勵輸入的狀態(tài)轉移/輸出表，簡稱狀態(tài)表。（4）畫出狀態(tài)轉移/輸出圖，簡稱狀態(tài)圖。（5）畫波形圖，目的是為了分析時序電路邏輯功能，更重要的是為了在實驗過程中觀察電路是否正常工作。（6）用精煉的語言闡明電路邏輯功能。6.3.3時鐘同步狀態(tài)機的設計時序電路的設計就是已知命題，要求設計出完成該命題的電路，其過程恰好與時序電路分析相反。時鐘同步狀態(tài)機的設計過程大致可以分為下面幾個步驟。（1）根據(jù)題目的邏輯要求，畫出原始的狀態(tài)轉移/輸出圖，構造狀態(tài)轉移/輸出表。（2）狀態(tài)化簡。在第一步所得到的狀態(tài)圖中可能會有多余狀態(tài)（有時也叫冗余狀態(tài)）。設計過程中必須去掉這些多余狀態(tài)，因為它直接關系到電路的繁簡。（3）進行狀態(tài)分配，建立狀態(tài)轉移/輸出表。根據(jù)得到的最簡狀態(tài)圖中所需的電路狀態(tài)，確定觸發(fā)器的個數(shù)。（4）觸發(fā)器選型，求出電路的狀態(tài)方程、激勵方程和輸出方程。同一個狀態(tài)轉移/輸出圖若采用不同的觸發(fā)器實現(xiàn)，往往需要的輔助器件是不一樣的，原則上應使輔助器件最少。（5）檢查電路的自啟動性。根據(jù)得出的方程式，檢查電路能否自啟動。如果不能自啟動，則需要采取措施加以解決。一種解決方法是在電路開始工作時通過預置初態(tài)的方法，將電路的狀態(tài)置成有效狀態(tài)循環(huán)中的某一種；另一種解決方法是通過修改邏輯設計加以解決。（6）畫邏輯電路圖。根據(jù)前面求出的能夠自啟動的輸出函數(shù)表達式和激勵方程，畫出邏輯電路圖，必要時要畫出工作波形圖。6.4寄存器和移位寄存器寄存器用于寄存一組二進制代碼。因為一個鎖存器或觸發(fā)器能存儲1位二進制代碼，所以用N個鎖存器或觸發(fā)器組成的寄存器能存儲一組二進制碼。對寄存器中的鎖存器或觸發(fā)器只要求可以置1或置0即可。位移寄存器（ShiftRegisters）除了具有存儲代碼的功能之外，還具有移位功能。所謂移位功能是指寄存器里存儲的代碼能在移位脈沖的作用下依次左移或右移。它可以由若干個鎖存器或觸發(fā)器鏈接而成。除第一級外，其它各級的控制輸入皆為前級的輸出，所有觸發(fā)器共用一個時鐘源。因此移位寄存器不但可以用來寄存代碼，還可以用來實現(xiàn)數(shù)據(jù)的串行—并行轉換、數(shù)值的運算以及數(shù)據(jù)處理等。1.由D觸發(fā)器構成的移位寄存器2.由J-K觸發(fā)器構成的移位寄存器3.雙向移位寄存器4.移位寄存器的應用6.5計數(shù)器計數(shù)器的種類繁多，分類方法也不同。如果按計數(shù)器中的鎖存器/觸發(fā)器是否同時翻轉分類，可以把計數(shù)器分為同步計數(shù)器（又稱為并行計數(shù)器）和異步計數(shù)器（又稱為串行計數(shù)器）兩種。在同步計數(shù)器中，每當時鐘脈沖輸入時，觸發(fā)器的翻轉是同時發(fā)生的。而在異步計數(shù)器中，觸發(fā)器的翻轉有先有后，不是同時發(fā)生的。如果按計數(shù)過程中的數(shù)字增減分類，可以把計數(shù)器分為加法計數(shù)器，減法計數(shù)器和可逆計數(shù)器（或稱加/減計數(shù)器）。隨著計數(shù)脈沖的不斷輸入而作遞增計數(shù)的叫加法計數(shù)器，作遞減計數(shù)的叫減法計數(shù)器，可增可減的叫可逆計數(shù)器。如果按計數(shù)器中數(shù)字的編號方式分類，還可以分成二進制計數(shù)器、二—十進制計數(shù)器、循環(huán)碼計數(shù)器和任意進制計數(shù)器等。此外，有時也用計數(shù)器的計數(shù)容量來區(qū)分各種不同的計數(shù)器，如十進制計數(shù)器、十六進制計數(shù)器等。構成計數(shù)器的核心電路是存儲電路。6.5.1同步計數(shù)器

同步計數(shù)器是將計數(shù)脈沖同時引入到各級觸發(fā)器，當輸入時鐘脈沖觸發(fā)時，各級觸發(fā)器的狀態(tài)同時發(fā)生變化。模等于8的二進碼同步加法計數(shù)器狀態(tài)轉移/輸出圖模等于8的二進碼同步加法計數(shù)器狀態(tài)轉移/輸出圖6.5.2異步二進制計數(shù)器異步計數(shù)器不同于同步計數(shù)器，在異步計數(shù)器中，各級觸發(fā)器的狀態(tài)不是在同一時鐘作用下同時發(fā)生轉移。因此，在分析異步計數(shù)器時，必須注意各級觸發(fā)器的時鐘信號。異步計數(shù)器在做加法計數(shù)即“加1”計數(shù)時，是采取從低位到高位逐步進位的方式工作的。因此，其中的各個觸發(fā)器不是同步翻轉的。4位二進制異步計數(shù)器4位異步二進制計數(shù)器狀態(tài)轉移/輸出圖異步二進制計數(shù)器的狀態(tài)轉移表6.5.3異步N進制計數(shù)器非2n進制異步計數(shù)器一般都稱為任意進異步制計數(shù)器，或叫N進制異步計數(shù)器。由于異步計數(shù)器中各觸發(fā)器不是共用時鐘，在設計時必須先選定時鐘，所以異步計數(shù)器的設計比同步計數(shù)器復雜。下面通過實例說明異步N進制計數(shù)器的設計方法。6.6555定時器及其應用555定時器是一種兼容模擬和數(shù)字電路于同一硅片的混合中規(guī)模集成電路。只需要添加有限的外圍元器件，就可以極其方便地構成許多實用的電子電路，如施密特觸發(fā)器、單穩(wěn)態(tài)觸發(fā)器和多諧振蕩器等。由于555定時器使用靈活方便，加上性能優(yōu)良，因而在波形的產生與變換、信號的測量與控制、家用電器和電子玩具等許多領域中都得到了廣泛應用。國外典型的產品型號有NE555、LM555、XR555、CA555、RC555、LC555等，國內產品型號有CB555、SL555、FX555、FD555等。它們的內部功能結構和引腳排列序號都相同，因此可以在使用時相互替換。6.6.1555定時器的電路結構6.6.2555定時器的引腳用途及工作原理1.555定時器的功能2.工作原理（1）uΙ1>UR1且uΙ2>UR2時，比較器C1的輸出uC1=0，比較器C2的輸出uC2=1，R-S鎖存器被置為0，VT導通，同時uo為低電平。（2）uΙ1<UR1且uΙ2>UR2時，比較器C1的輸出uC1=10，比較器C2的輸出uC2=1，R-S鎖存器狀態(tài)保持不變，從而VT的狀態(tài)保持不變，同時uo的狀態(tài)也保持不變。（3）uΙ1<UR1且uΙ2<UR2時，比較器C1的輸出uC1=1，比較器C2的輸出uC2=0，R-S鎖存器設置為1，VT截止，同時uo為高電平。（4）uΙ1>UR1且uΙ2<UR2時，比較器C1的輸出uC1=0，比較器C2的輸出uC2=0，R-S鎖存器Q==1，VT截止，同時uo為高電平。6.6.3施密特觸發(fā)器及由555定時器構成的施密特觸發(fā)器（1）施密特觸發(fā)器輸出有兩種穩(wěn)定狀態(tài)——0態(tài)和1態(tài)。（2）施密特觸發(fā)器采用電平觸發(fā)，也就是說，它輸出是高電平還是低電平取決于輸入信號的電平。（3）對于正向和負向增長的輸入信號，電路有不同的閾值電平UT+和UT-。當輸入信號電壓uI上升時，與UT+比較，大于UT+, 輸出狀態(tài)翻轉；當輸入信號電壓uI下降時，與UT-比較，小于UT-，輸出狀態(tài)翻轉。第（3）個特點是施密特觸發(fā)器最主要的特點，是與普通電壓比較器的區(qū)別所在。施密特觸發(fā)器分為同相施密特觸發(fā)器和反相施密特觸發(fā)器兩種。6.6.4單穩(wěn)態(tài)觸發(fā)器及由555定時器構成的單穩(wěn)態(tài)觸發(fā)器單穩(wěn)態(tài)觸發(fā)器（One—shotMonostableMultivihrator），又稱單穩(wěn)態(tài)振蕩器（MonostableMultivihrator），是廣泛應用于脈沖整形、延時和定時的常用電路。它具有以下特點。（1）有穩(wěn)態(tài)和暫穩(wěn)態(tài)兩個不同的工作狀