阿壩師范學(xué)院《集成電路CAD》2022-2023學(xué)年第一學(xué)期期末試卷

阿壩師范學(xué)院《集成電路CAD》2022-2023學(xué)年第一學(xué)期期末試卷考試課程：集成電路CAD

考試時間：120分鐘

專業(yè)：電子信息工程

總分：100分一、單項選擇題（每題2分，共20分）集成電路CAD中的主要設(shè)計工具是：

A.SPICE

B.Verilog

C.VHDL

D.以上都是集成電路CAD中的主要設(shè)計步驟是：

A.設(shè)計輸入

B.邏輯設(shè)計

C.物理設(shè)計

D.以上都是集成電路CAD中的主要設(shè)計語言是：

A.Verilog

B.VHDL

C.C語言

D.以上都是集成電路CAD中的主要設(shè)計模式是：

A.頂層設(shè)計

B.底層設(shè)計

C.混合設(shè)計

D.以上都是集成電路CAD中的主要設(shè)計目標(biāo)是：

A.高性能

B.低功耗

C.小面積

D.以上都是集成電路CAD中的主要設(shè)計工具是：

A.Synopsys

B.Cadence

C.MentorGraphics

D.以上都是集成電路CAD中的主要設(shè)計步驟是：

A.設(shè)計輸入

B.邏輯設(shè)計

C.物理設(shè)計

D.以上都是集成電路CAD中的主要設(shè)計語言是：

A.Verilog

B.VHDL

C.C語言

D.以上都是集成電路CAD中的主要設(shè)計模式是：

A.頂層設(shè)計

B.底層設(shè)計

C.混合設(shè)計

D.以上都是集成電路CAD中的主要設(shè)計目標(biāo)是：

A.高性能

B.低功耗

C.小面積

D.以上都是二、判斷題（每題2分，共20分）集成電路CAD中的主要設(shè)計工具是SPICE。（）集成電路CAD中的主要設(shè)計步驟是設(shè)計輸入。（）集成電路CAD中的主要設(shè)計語言是Verilog。（）集成電路CAD中的主要設(shè)計模式是頂層設(shè)計。（）集成電路CAD中的主要設(shè)計目標(biāo)是高性能。（）集成電路CAD中的主要設(shè)計工具是Synopsys。（）集成電路CAD中的主要設(shè)計步驟是邏輯設(shè)計。（）集成電路CAD中的主要設(shè)計語言是VHDL。（）集成電路CAD中的主要設(shè)計模式是底層設(shè)計。（）集成電路CAD中的主要設(shè)計目標(biāo)是低功耗。（）三、填空題（每題2分，共20分）集成電路CAD中的主要設(shè)計工具是_____________。集成電路CAD中的主要設(shè)計步驟是_____________。集成電路CAD中的主要設(shè)計語言是_____________。集成電路CAD中的主要設(shè)計模式是_____________。集成電路CAD中的主要設(shè)計目標(biāo)是_____________。集成電路CAD中的主要設(shè)計工具是_____________。集成電路CAD中的主要設(shè)計步驟是_____________。集成電路CAD中的主要設(shè)計語言是_____________。集成電路CAD中的主要設(shè)計模式是_____________。集成電路CAD中的主要設(shè)計目標(biāo)是_____________。四、簡答題（每題10分，共40分）請簡述集成電路CAD中的主要設(shè)計工具和設(shè)計步驟。試述集成電路CAD中的主要設(shè)計語言和設(shè)計模式。請簡述集成電路CAD中的主要設(shè)計目標(biāo)和設(shè)計要求。試述集成電路CAD中的主要設(shè)計工具和設(shè)計步驟。