EDA技術(shù)與應(yīng)用-工具硬件SOPC簡(jiǎn)介

工具硬件SOPC簡(jiǎn)介

3.1

EDA/SOPC開發(fā)系統(tǒng)以Altera公司的CycloneⅡ系列的FPGA為核心，整個(gè)開發(fā)系統(tǒng)采用模塊化設(shè)計(jì)，各個(gè)模塊之間可以自由組合，使得該實(shí)驗(yàn)箱的靈活性大大提高。同時(shí)實(shí)驗(yàn)箱還提供了豐富的接口模塊，供人機(jī)交互，從而大大增加了實(shí)驗(yàn)開發(fā)者開發(fā)的樂(lè)趣，滿足了普通高等院校、科研人員等的需求。開發(fā)工程師可以使用VHDL、VerilogHDL、原理圖輸入等多種方式，利用Altera公司提供的QuartusⅡ及NiosⅡ軟件進(jìn)行編譯、下載，并通過(guò)EDA/SOPC實(shí)驗(yàn)箱進(jìn)行結(jié)果驗(yàn)證。實(shí)驗(yàn)箱提供多種人機(jī)交互方式，如鍵盤陣列、按鍵、撥擋開關(guān)輸入，七段數(shù)碼管、大屏幕圖形點(diǎn)陣LCD顯示，串口通信，VGA接口、PS2接口、USB接口、Ethernet接口等。利用Altera公司提供的一些IP資源和Nios32位處理器，用戶可以在該實(shí)驗(yàn)箱上完成不同的SOPC設(shè)計(jì)。EDA/SOPC實(shí)驗(yàn)箱提供的資源有：·Altera公司的EP3C16Q240C8的FPGA，另外也可選配有更多資源的FPGA；·FPGA配置芯片采用可在線編程的EPCS4，通過(guò)JTAG口和AS口即可完成設(shè)計(jì)的固化；·1個(gè)數(shù)字時(shí)鐘源，提供48?MHz、12?MHz、1?MHz、100?kHz、10?kHz、1?kHz、100?Hz、10?Hz、2?Hz和1?Hz等多個(gè)時(shí)鐘；·1個(gè)模擬信號(hào)源，提供頻率和幅度可調(diào)的正弦波、三角波和方波；·1個(gè)串行接口，用于完成與計(jì)算機(jī)的通信；·1個(gè)VGA接口；·1個(gè)PS2接口，可以接鍵盤或鼠標(biāo)；·1個(gè)USB接口，利用PDIUSBD12芯片實(shí)現(xiàn)USB協(xié)議轉(zhuǎn)換；·1個(gè)Ethernet接口，利用RTL8019芯片實(shí)現(xiàn)TCP/IP協(xié)議轉(zhuǎn)換；·

基于SPI接口的音頻CODEC模塊；·1個(gè)輸入、輸出探測(cè)模塊，用于觀察數(shù)字信號(hào)；·16個(gè)LED顯示模塊；·8個(gè)撥擋開關(guān)輸入模塊和8個(gè)按鍵輸入模塊；·1個(gè)4?×?4鍵盤陣列；·8個(gè)七段數(shù)碼管顯示模塊；·1個(gè)揚(yáng)聲器模塊，1個(gè)交通燈模塊，1個(gè)直流電機(jī)模塊；·1個(gè)高速ADC和1個(gè)高速DAC；·240?×?128大屏幕圖形點(diǎn)陣LED顯示；·

存儲(chǔ)器模塊提供512K/1024K?×?8?bit的SRAM和2M/4M?×?8?bit的FLASHROM。實(shí)驗(yàn)箱基本布局如圖3.1所示。實(shí)驗(yàn)箱基本布局如圖3.1所示。圖3.1

EDA/SOPC試驗(yàn)箱系統(tǒng)布局下面就部分模塊做簡(jiǎn)要介紹。1.?FPGA模塊FPGA采用Altera公司提供的CycloneⅢ系列的EP3C16Q240C8，該芯片采用240腳的PQFP封裝，提供161個(gè)IO接口。該芯片擁有15?408個(gè)邏輯單元(Les)；總共可以提供516?096?bit的RAM；另外，此芯片內(nèi)部還自帶有4個(gè)鎖相環(huán)，可以在高速運(yùn)行的時(shí)候保證系統(tǒng)時(shí)鐘信號(hào)的穩(wěn)定性。FPGA與實(shí)驗(yàn)箱上提供的各個(gè)模塊都已經(jīng)連接好了(詳情請(qǐng)查看本書附錄)，這樣就避免了實(shí)驗(yàn)過(guò)程中繁瑣的連線以及由于連線造成的不穩(wěn)定的后果。2.配置模塊實(shí)驗(yàn)箱的配置芯片采用可在線多次編程的EPCS4，該芯片通過(guò)AS口下載，即可完成FPGA設(shè)計(jì)的固化。這樣就避免了用戶需要多條電纜或者需要編程器才能完成固化的任務(wù)，同時(shí)也方便了用戶只需一條下載電纜即可完成FPGA的配置和EPCS4的編程。3.時(shí)鐘模塊時(shí)鐘模塊由有源晶振產(chǎn)生48?MHz的時(shí)鐘信號(hào)，再由CPLD分頻完成多種時(shí)鐘信號(hào)的產(chǎn)生。時(shí)鐘信號(hào)已經(jīng)在系統(tǒng)板上連接到FPGA的全局時(shí)鐘引腳(PIN_33)，只需要通過(guò)時(shí)鐘模塊的簡(jiǎn)單跳線，即可完成FPGA時(shí)鐘頻率的選擇。4.?USB模塊USB模塊采用Philips公司的PDIUSBD12芯片，它通常用作微控制器系統(tǒng)中實(shí)現(xiàn)與微控制器進(jìn)行通信的高速通用并行接口。它還支持本地的DMA傳輸。PDIUSBD12完全符合USB1.1版的規(guī)范，它還符合大多數(shù)器件的分類規(guī)格：成像類、海量存儲(chǔ)器件、通信器件、打印設(shè)備以及人機(jī)接口設(shè)備。另外，該芯片還集成了許多特性，包括SoftConnectTM、GoodLinkTM、可編程時(shí)鐘輸出、低頻晶振和終止寄存器集合，所有這些特性都為系統(tǒng)顯著地節(jié)約了成本，同時(shí)使USB功能在外設(shè)上的應(yīng)用變得容易。5.存儲(chǔ)器模塊實(shí)驗(yàn)箱上提供了512K/1024?×?8?bit的SRAM和2M/4M?×?8?bit的FLASHROM，其中SRAM主要是為了在開發(fā)SOPC時(shí)存放可執(zhí)行代碼和程序中用到的變量，而FLASH則是用來(lái)固化調(diào)試好的SOPC代碼等。SRAM選用ISSI公司的IS61LV5128；FLASHROM采用的是AMD公司的AM29LV160，其容量為2?MB。6.?Ethernet模塊Ethernet模塊采用的TCP/IP轉(zhuǎn)換芯片為RTL8019AS。該芯片是一款高集成度、全雙工以太網(wǎng)控制器，內(nèi)部集成了三級(jí)省電模式，由于其具有便捷的接口方式，所以成了多數(shù)系統(tǒng)設(shè)計(jì)者的首選。RTL8019AS支持即插即用標(biāo)準(zhǔn)，可以自動(dòng)檢測(cè)設(shè)備的接入，完全兼容EthernetⅡ以及IEEE802.310BASE5、10BASE2、10BASET等標(biāo)準(zhǔn)，同時(shí)針對(duì)10BASET還支持自動(dòng)極性修正的功能。另外該芯片還有很多其他功能，此處不再贅述。7.高速ADC&高速DAC實(shí)驗(yàn)箱中采用的高速ADC為TLC5510。TLC5510是一個(gè)8位高速ADC，其最高轉(zhuǎn)換速率可到20?MS/s，單電源5?V供電，被廣泛地應(yīng)用在數(shù)字電視、醫(yī)療圖像、視頻會(huì)議等高速數(shù)據(jù)轉(zhuǎn)換的領(lǐng)域。實(shí)驗(yàn)箱中采用的高速DAC為TLC5602，該芯片也是一個(gè)單電源5?V供電的8位高速DAC，其最高轉(zhuǎn)換速率可到33?MS/s，足以滿足一般數(shù)據(jù)處理的場(chǎng)合。8.?240?×?128圖形點(diǎn)陣LCD實(shí)驗(yàn)箱所用的圖形點(diǎn)陣LCD為240?×?128點(diǎn)，可以用來(lái)顯示圖形、曲線、文本、字符等。顯示模塊內(nèi)嵌有T6963C控制器。在該液晶顯示模塊上已經(jīng)實(shí)現(xiàn)了行列驅(qū)動(dòng)器及顯示緩沖區(qū)RAM的接口，同時(shí)也設(shè)置了液晶的結(jié)構(gòu)：?jiǎn)纹溜@示，80系列的8位微處理器接口，顯示屏長(zhǎng)度為30個(gè)字符，寬度為16個(gè)字符等。3.2硬件使用驗(yàn)證示例下面以七人表決器為例說(shuō)明實(shí)驗(yàn)箱的使用。表決器就是對(duì)于一個(gè)行為，由多個(gè)人投票，如果同意的票數(shù)過(guò)半，就認(rèn)為此行為可行；如果否決的票數(shù)過(guò)半，則認(rèn)為此行為無(wú)效。七人表決器顧名思義就是由七個(gè)人來(lái)投票，當(dāng)同意的票數(shù)大于或者等于4人時(shí)，則認(rèn)為同意該行為；當(dāng)否決的票數(shù)大于或者等于4人時(shí)，則認(rèn)為不同意該行為。實(shí)驗(yàn)中用7個(gè)撥擋開關(guān)來(lái)表示七個(gè)人，當(dāng)對(duì)應(yīng)的撥擋開關(guān)輸入為“1”時(shí)，表示此人同意；否則，當(dāng)若撥擋開關(guān)輸入為“0”時(shí)，則表示此人反對(duì)。表決的結(jié)果用一個(gè)LED表示，若表決的結(jié)果為同意，則LED被點(diǎn)亮；如果表決的結(jié)果為反對(duì)，則LED不會(huì)被點(diǎn)亮。

下面利用EDA/SOPC實(shí)驗(yàn)箱中的撥擋開關(guān)模塊和LED模塊來(lái)實(shí)現(xiàn)一個(gè)簡(jiǎn)單的七人表決器的功能。撥擋開關(guān)模塊中的K1～K7表示七個(gè)人，當(dāng)撥擋開關(guān)輸入為“1”時(shí)，表示對(duì)應(yīng)的人投同意票；當(dāng)撥擋開關(guān)輸入為“0”時(shí)，表示對(duì)應(yīng)的人投反對(duì)票。LED模塊中的LED1_1表示七人表決的結(jié)果。當(dāng)LED1_1點(diǎn)亮?xí)r，表示事件通過(guò)；當(dāng)LED1_1熄滅時(shí)，表示事件未能通過(guò)。撥擋開關(guān)K1～K7以及LED1_1與FPGA的引腳連接請(qǐng)查看本書附錄。3.2.1建立工程建立一個(gè)新的工程，步驟如下：(1)選擇開始→程序→Altera→QuartusⅡ7.2，運(yùn)行QuartusⅡ軟件。(2)選擇File→NewProjectWizard，新建一個(gè)工程。(3)在Introduction頁(yè)面中點(diǎn)擊Next按鈕。(4)指定工作目錄，如d:/newproject/example1。(5)指定工程和頂層設(shè)計(jì)實(shí)體名稱，如exp1，見(jiàn)圖3.2。這時(shí)提示該工程不存在，詢問(wèn)是否新建，選擇“是”即可。(6)點(diǎn)擊兩次Next按鈕。圖3.2指定工程名稱及目錄3.2.2選擇器件(1)選擇FPGA器件，如圖3.3所示。圖3.3選擇器件(2)首先在Family框中選擇CycloneⅢ，在Targetdevice中選擇第二項(xiàng)，在Speedgrade選項(xiàng)中選擇8，然后再選擇器件EP3C16Q240C8。(3)點(diǎn)擊Next按鈕，直至出現(xiàn)Finish界面窗口，此時(shí)工程文件建立結(jié)束。如圖3.4所示。圖3.4工程文件建立結(jié)束3.2.3新建VHDL文件(1)點(diǎn)擊File→New，新建一個(gè)VHDL文件，如圖3.5所示。圖3.5新建VHDL文件(2)點(diǎn)擊OK按鈕，再點(diǎn)擊File→Save，無(wú)需做任何更改，再點(diǎn)擊OK按鈕即可，如圖3.6所示。圖3.6存儲(chǔ)新建的VHDL文件(3)按照自己的想法，在新建的VHDL文件中編寫VHDL程序。參考程序如下：libraryieee;useieee.std_logic_1164.all;useieee.std_logic_arith.all;useieee.std_logic_unsigned.all;entityexp1isport(K1,K2,K3,K4,K5,K6,K7:instd_logic; --輸入：7個(gè)人

m_Result:outstd_logic --表決結(jié)果

);endexp1;architecturebehaveofexp1issignalK_Num:std_logic_vector(2downto0);signalK1_Num,K2_Num:std_logic_vector(2downto0);signalK3_Num,K4_Num:std_logic_vector(2downto0);signalK5_Num,K6_Num:std_logic_vector(2downto0);

signalK7_Num:std_logic_vector(2downto0);

beginprocess(K1,K2,K3,K4,K5,K6,K7)--計(jì)算表決同意人數(shù)

beginK1_Num<='0'&'0'&K1;K2_Num<='0'&'0'&K2;K3_Num<='0'&'0'&K3;K4_Num<='0'&'0'&K4;K5_Num<='0'&'0'&K5;K6_Num<='0'&'0'&K6;K7_Num<='0'&'0'&K7;endprocess;

process(K1_Num,K2_Num,K3_Num,K4_Num,K5_Num,K6_Num,K7_Num)

beginK_Num<=K1_Num+K2_Num+K3_Num+K4_Num+K5_Num+K6_Num+K7_Num;

endprocess;process(K_Num)--根據(jù)人數(shù)輸出結(jié)果

beginif(K_Num>3)thenm_Result<='1';elsem_Result<='0';endif;endprocess;endbehave;3.2.4編譯環(huán)節(jié)代碼書寫結(jié)束后需保存，選擇Processing>StartCompilation，對(duì)編寫的代碼進(jìn)行編譯，直到編譯通過(guò)。3.2.5仿真功能設(shè)計(jì)文件(1)編譯通過(guò)后，選擇File→New，在彈出的對(duì)話框中點(diǎn)擊OtherFiles，選擇VectorWaveformFile，并點(diǎn)擊OK按鈕，建立一個(gè)波形文件，如圖3.7所示。圖3.7新建波形文件(2)點(diǎn)擊File→Save，在彈出的對(duì)話框中點(diǎn)擊OK按鈕即可存儲(chǔ)新建的波形文件，如圖3.8所示。圖3.8存儲(chǔ)新建的波形文件(3)在波形文件中點(diǎn)擊鼠標(biāo)右鍵，選擇Insert→InsertNodeorBus，如圖3-9(a)所示，在彈出的對(duì)話框中點(diǎn)擊NodeFinder，在新彈出的對(duì)話框中的Filter中選擇Pins:all，然后點(diǎn)擊List按鈕，這樣，在NodesFounder區(qū)域就會(huì)出現(xiàn)先前在VHDL文件中定義的輸入、輸出端口，如圖3.9(b)所示。然后再點(diǎn)擊>>，把所有VHDL中定義的端口都選中，選擇OK按鈕即可。之后在InsertNodeorBus對(duì)話框中也選擇OK按鈕即可。

(a)(b)圖3.9節(jié)點(diǎn)查找對(duì)話框(4)對(duì)加入到波形文件中的輸入端點(diǎn)進(jìn)行初始值設(shè)置，然后點(diǎn)擊Processing>StartSimulation，在彈出的對(duì)話框中點(diǎn)擊Yes按鈕，系統(tǒng)開始仿真。(5)仿真結(jié)束后，出現(xiàn)如圖3.10所示仿真圖，查看仿真結(jié)果是否符合實(shí)驗(yàn)要求。圖3.10仿真圖3.2.6編程下載文件(1)仿真無(wú)誤后，根據(jù)本書附錄的引腳對(duì)照表，對(duì)實(shí)驗(yàn)中用到的撥擋開關(guān)及LED進(jìn)行管腳綁定。選擇Assignments→PinPl