FPGA系統(tǒng)設(shè)計(jì)與開發(fā)學(xué)習(xí)通超星期末考試答案章節(jié)答案2024年

FPGA系統(tǒng)設(shè)計(jì)與開發(fā)學(xué)習(xí)通超星期末考試章節(jié)答案2024年modulefdiv2(CLK,PM,D);inputCLK;input[3:0]D;____PM;regFULL;reg____Q1;wireRST;always@(posedgeCLKor____RST)if(RST)beginQ1<=0;FULL<=1;endelsebeginQ1<=Q1+1;FULL<=0;endassign____=(Q1==D);assignPM=FULL;endmodule空格處應(yīng)該填入(序號(hào)):____、____、____、____。1、RST2、posedge3、[3:0]4、output

答案:4;3;2;1一個(gè)基本的VerilogHDL程序由

構(gòu)成。

答案:模塊VerilogHDL中的常量主要有幾種類型：

、

和

。

答案:整數(shù);實(shí)數(shù);字符串VerilogHDL有四種邏輯值狀態(tài)：

、

、

和

。

答案:0;1;x;zVerilogHDL于

年推出，是

的基礎(chǔ)上演化而來的。

答案:1983;C語言VerilogHDL的模塊端口有三種類型，分別是

、

和

。

答案:輸入端口；輸入；in;輸出端口；輸出；out;輸入輸出；雙向；inout一個(gè)完整的VerilogHDL設(shè)計(jì)模塊包括：

、

、

和

。

答案:模塊聲明;端口定義;信號(hào)類型聲明;邏輯功能描述CPLD的中文全稱是什么?____。

答案:復(fù)雜可編程邏輯器件FPGA的中文全稱是什么?____。

答案:現(xiàn)場可編程門陣列FPGA

答案:現(xiàn)場可編程門陣列在FPGA設(shè)計(jì)流程中,下列哪些是常用EDA工具:

答案:設(shè)計(jì)輸入器;仿真器;適配器;下載器(軟件端)下面那些是Verilog的關(guān)鍵字

答案:module;inputVerilog有哪些基本的邏輯狀態(tài)

答案:0;1;x;zIP是EDA技術(shù)中不可或缺的一部分,下列哪些是常見處理器IP

答案:MIPS;ARMCortex-M33;RISC-VRV32I;NiosIIVHDL的數(shù)據(jù)對(duì)象包括

答案:變量;常量;信號(hào);文件JTAG接口有哪些功能:

答案:軟硬件測試;編程下載;在線邏輯分析下面屬于層次化設(shè)計(jì)方法的是

答案:模塊調(diào)用下列語句哪些是不可被綜合的？

答案:initialmoduleSHIF4(DIN,CLK,RST,DOUT);inputCLK,DIN,RST;outputDOUT;reg[3:0]SHFT;always@(posedgeCLKorposedgeRST)if(RST)SHFT<=4'B0;elsebeginSHFT<=(SHFT>>1);SHFT[3]<=DIN;endassignDOUT=SHFT[0];endmodule該程序?qū)崿F(xiàn)的功能是

答案:異步清零2、下列哪一個(gè)表述是正確:

答案:always@(posedgeCLKornegedgeRST)3、moduleCNT4(CLK,Q);output[3:0]Q;inputCLK;reg[3:0]Q;always@(posedge____)Q<=Q+1;endmodule

答案:CLK1、含清0控制的鎖存器moduleLATCH2(CLK,D,Q,RST);outputQ;inputCLK,D,RST;assignQ=(!RST)?____:(CLK?D:Q);endmodule空格處應(yīng)該填入:

答案:0含清0控制的鎖存器moduleLATCH3(CLK,D,Q,RST);outputQ;inputCLK,D,RST;____Q;always@(DorCLKorRST)if(!RST)Q<=0;elseif(CLK)Q<=D;endmodule空格處應(yīng)該填入:

答案:reg時(shí)鐘上升沿敏感的關(guān)鍵詞是:

答案:posedgemoduleCNT4(CLK,Q);output[3:0]Q;inputCLK;reg____Q1;always@(posedgeCLK)Q1=Q1+1;assignQ=Q1;endmodule空格處應(yīng)該填入

答案:[3:0]Y<=a;是:

答案:,非阻塞式賦值下面整數(shù)書寫正確的是？

答案:4'b110x任一可綜合的最基本的模塊都必須以什么關(guān)鍵詞為開頭:

答案:moduleoutputsigned[7:0]y;inputsigned[7:0]a;assigny=(a>>>2);若a=10101011,則輸出y等于:

答案:11101010下列哪一個(gè)是正確的:

答案:(3’bx10===4’b0x10)=0A=4’b1011,B=4’b1000,則下列正確的是:

答案:(A>B)=1下列屬于合法標(biāo)識(shí)符的是？

答案:count下面哪一個(gè)不是標(biāo)識(shí)符:

答案:關(guān)鍵詞以下關(guān)于CPLD的描述正確的是:

答案:可編程邏輯器件以下哪個(gè)可編程器件是基于與陣列可編程或陣列不可編程的原理:

答案:PAL下列對(duì)FPGA結(jié)構(gòu)與工作原理的描述錯(cuò)誤的是:

答案:FPGA全稱為復(fù)雜可編程邏輯門器件。下列關(guān)于FPGA可編程原理的說法,那個(gè)是正確的____。

答案:基于LUT結(jié)構(gòu)IP核在EDA技術(shù)和開發(fā)中具有十分重要的地位；提供用VHDL等硬件描述語言描述的功能塊，但不涉及實(shí)現(xiàn)該功能塊的具體電路的IP核為

答案:軟IPVerilogRTL代碼經(jīng)過綜合后生成:

答案:門級(jí)網(wǎng)表用邏輯門描述一個(gè)全加器,是屬于那個(gè)設(shè)計(jì)層次:

答案:門級(jí)IEEE標(biāo)準(zhǔn)硬件描述語言是

答案:VHDL和VerilogHDL下列哪些是可以借助計(jì)算機(jī)上的EDA軟件來完成的:

答案:綜合EDA的全稱是

答案:?ElectronicDesignAutomation下列設(shè)計(jì)流程次序說明中,那些是正確的:

答案:硬件測試在下載后面modulecnt32(inputclk,outputreg[31:0]q);always@(posedgeclk)q=q+1'b1;endmodule上述HDL程序是用什么語言寫的?

答案:VerilogEDA發(fā)展歷程,下列中那個(gè)次序是對(duì)的?

答案:電子CAD→電子CAE→EDA常見的HDL語言有:

答案:VerilogPLD按照可編程的次數(shù)分為兩類:一次性編程器件和可多次編程器件。

答案:對(duì)下面哪些器件屬于復(fù)雜PLD:

答案:FPGA;CPLD從結(jié)構(gòu)上看,PLD器件能夠分為以下幾類結(jié)構(gòu):

答案:基于乘積項(xiàng)邏輯可編程;基于查找表結(jié)構(gòu)PLD的中文全稱是____。

答案:可編程邏輯器件不完整的IF語句,其綜合結(jié)果可實(shí)現(xiàn):

答案:時(shí)序邏輯電路case語句的所有表達(dá)式的值的位寬可以不相等。

答案:錯(cuò)每一個(gè)case分項(xiàng)的分支表達(dá)式的值必須互不相同,否則就會(huì)出現(xiàn)矛盾現(xiàn)象。

答案:對(duì)case語句中default項(xiàng)可有可無,但一個(gè)case語句里只準(zhǔn)有一個(gè)default項(xiàng)。

答案:對(duì)forever循環(huán)語句常用于產(chǎn)生周期性的波形,用來作為仿真測試信號(hào)。

答案:對(duì)下列哪些是Verilog中的循環(huán)語句關(guān)鍵詞:

答案:repeat;while;forVerilog語言內(nèi)部已經(jīng)使用的詞稱為關(guān)鍵字或保留字，這些保留字用戶不能作為變量或節(jié)點(diǎn)名字使用。

答案:對(duì)標(biāo)識(shí)符是不區(qū)分大小寫的。

答案:錯(cuò)字符串可以分成多行書寫

答案:錯(cuò)空白符包括

答案:空格;tab;換行;換頁下列哪些變量應(yīng)該被定義為wire類型

答案:被實(shí)例化語句賦值的變量;被assign語句賦值的變量下面哪些變量應(yīng)該定義為reg類型？

答案:在always塊中被賦值的變量;在initial中被賦值的變量Verilog中的變量分為

答案:tri;variable型;wireVerilog中的常量主要有哪些類型

答案:整數(shù);實(shí)數(shù);字符串什么是OLMC?____。

答案:輸出邏輯宏單元目前大多數(shù)CPLD采用了Flash工藝。

答案:對(duì)JTAG是IEEE定義的邊界掃描測試規(guī)范。

答案:對(duì)基于SRAM的FPGA具有掉電易失性,對(duì)該類器件的編程一般稱為配置。

答案:對(duì)簡單PLD器件都是基于與或陣列。

答案:對(duì)在JTAG邊界掃描測試,以下關(guān)于邊界掃描I/O引腳功能的描述正確的是:

答案:TD0測試數(shù)據(jù)輸出;TCK測試時(shí)鐘輸入;TDI測試數(shù)據(jù)輸入以下可編程器件原理基于與或陣列的有:

答案:PROM;GAL;PLA以下關(guān)于FPGA的描述正確的是:

答案:掉電程序會(huì)丟失;需要使用配置芯片;可編程邏輯器件;基于查找表MAX3000A主要包括了哪幾個(gè)主要部分?

答案:I/O控制塊;擴(kuò)展乘積項(xiàng);邏輯陣列塊;宏單元FPGA配置方式包括:

答案:PS;JTAG整個(gè)綜合過程就是將設(shè)計(jì)者在EDA平臺(tái)上編輯輸入的HDL文本、原理圖或狀態(tài)圖形描述,依據(jù)給定的硬件結(jié)構(gòu)組件和約束控制條件進(jìn)行編譯、優(yōu)化、轉(zhuǎn)換和綜合,最終獲得門級(jí)電路甚至更底層的電路描述網(wǎng)表文件。

答案:對(duì)硬IP是HDL源碼形式提供的,很容易進(jìn)行設(shè)計(jì)修改。

答案:錯(cuò)EDA的中文含義是電子設(shè)計(jì)自動(dòng)化

答案:對(duì)HDL語言已經(jīng)成熟,近十年來,沒有出現(xiàn)新的HDL語言

答案:錯(cuò)HDL是HardwareDescriptionLanguage的縮寫

答案:對(duì)在EDA技術(shù)術(shù)語中,IP是InternetProtocol(網(wǎng)際互連協(xié)議)的縮寫

答案:錯(cuò)EDA工具不是一種軟件,而是一個(gè)機(jī)械工具

答案:錯(cuò)Verilog程序編寫設(shè)計(jì)流程中的第一步:HDL文本輸入

答案:對(duì)Verilog可以描述門級(jí)網(wǎng)表

答案:對(duì)ModelSim是哪種EDA工具:

答案:仿真器Verilo