電子工程師面試題

電子工程師面試題1、筆試共分兩部分：第一部分為基礎(chǔ)篇(必答題);第二部分為專業(yè)篇(選答題)。2、應(yīng)聘芯片設(shè)計(jì)崗位的同學(xué)請(qǐng)以書(shū)面形式回答問(wèn)題并附簡(jiǎn)歷參加應(yīng)聘面試。3、如不能參加現(xiàn)場(chǎng)招聘的同學(xué)，請(qǐng)將簡(jiǎn)歷和答卷郵寄或發(fā)e-mail的形式(請(qǐng)注明應(yīng)聘標(biāo)題)給我們，以便我們對(duì)您作出客觀、全面的評(píng)價(jià)。第一部分:基礎(chǔ)篇(該部分共有試題8題,為必答題，每位應(yīng)聘者按自己對(duì)問(wèn)題的理解去回答，盡可能多回答你所知道的內(nèi)容。若不清楚就寫(xiě)不清楚)。1、我們公司的產(chǎn)品是集成電路，請(qǐng)描述一下你對(duì)集成電路的認(rèn)識(shí)，列舉一些與集成電路相關(guān)的內(nèi)容(如講清楚模擬、數(shù)字、雙極型、CMOS、MCU、RISC、CISC、DSP、ASIC、FPGA等的概念)。2、你認(rèn)為你從事研發(fā)工作有哪些特點(diǎn)?3、基爾霍夫定理的內(nèi)容是什么?4、描述你對(duì)集成電路設(shè)計(jì)流程的認(rèn)識(shí)5、描述你對(duì)集成電路工藝的認(rèn)識(shí)。6、你知道的集成電路設(shè)計(jì)的表達(dá)方式有哪幾種?7、描述一個(gè)交通信號(hào)燈的設(shè)計(jì)。8、我們將研發(fā)人員分為若干研究方向，對(duì)協(xié)議和算法理解(主要應(yīng)用在網(wǎng)絡(luò)通信、圖象語(yǔ)音壓縮方面)、電子系統(tǒng)方案的研究、用MCU、DSP編程實(shí)現(xiàn)電路功能、用ASIC設(shè)計(jì)技術(shù)設(shè)計(jì)電路(包括MCU、DSP本身)、電路功能模塊設(shè)計(jì)(包括模擬電路和數(shù)字電路)、集成電路后端設(shè)計(jì)(主要是指綜合及自動(dòng)布局布線技術(shù))、集成電路設(shè)計(jì)與工藝接口的研究。你希望從事哪方面的研究?(可以選擇多個(gè)方向。另外，已經(jīng)從事過(guò)相關(guān)研發(fā)的人員可以詳細(xì)描述你的研發(fā)經(jīng)歷)。第二部分：專業(yè)篇(根據(jù)你選擇的方向回答以下你認(rèn)為相關(guān)的專業(yè)篇的問(wèn)題。一般情況下你只需要回答五道題以上，但請(qǐng)盡可能多回答你所知道的，以便我們了解你的知識(shí)結(jié)構(gòu)及技術(shù)特點(diǎn)。)1、請(qǐng)談?wù)剬?duì)一個(gè)系統(tǒng)設(shè)計(jì)的總體思路。針對(duì)這個(gè)思路，你覺(jué)得應(yīng)該具備哪些方面的知識(shí)?2、現(xiàn)有一用戶需要一種集成電路產(chǎn)品，要求該產(chǎn)品能夠?qū)崿F(xiàn)如下功能：y=lnx，其中，x為4位二進(jìn)制整數(shù)輸入信號(hào)。y為二進(jìn)制小數(shù)輸出，要求保留兩位小數(shù)。電源電壓為3~5v假設(shè)公司接到該項(xiàng)目后，交由你來(lái)負(fù)責(zé)該產(chǎn)品的設(shè)計(jì)，試討論該產(chǎn)品的設(shè)計(jì)全程。3、簡(jiǎn)單描述一個(gè)單片機(jī)系統(tǒng)的主要組成模塊，并說(shuō)明各模塊之間的數(shù)據(jù)流流向和控制流流向。簡(jiǎn)述單片機(jī)應(yīng)用系統(tǒng)的設(shè)計(jì)原則。4、請(qǐng)用方框圖描述一個(gè)你熟悉的實(shí)用數(shù)字信號(hào)處理系統(tǒng)，并做簡(jiǎn)要的分析;如果沒(méi)有，也可以自己設(shè)計(jì)一個(gè)簡(jiǎn)單的數(shù)字信號(hào)處理系統(tǒng)，并描述其功能及用途。5、畫(huà)出8031與2716(2K*8ROM)的連線圖，要求采用三-八譯碼器，8031的P2.5,P2.4和P2.3參加譯碼，基本地址范圍為3000H-3FFFH。該2716有沒(méi)有重疊地址?根據(jù)是什么?若有，則寫(xiě)出每片2716的重疊地址范圍。6、用8051設(shè)計(jì)一個(gè)帶一個(gè)8*16鍵盤加驅(qū)動(dòng)八個(gè)數(shù)碼管(共陽(yáng))的原理圖。7、PCI總線的含義是什么?PCI總線的主要特點(diǎn)是什么?8、請(qǐng)簡(jiǎn)要描述HUFFMAN編碼的基本原理及其基本的實(shí)現(xiàn)方法。9、說(shuō)出OSI七層網(wǎng)絡(luò)協(xié)議中的四層(任意四層)。10、中斷的概念?簡(jiǎn)述中斷的過(guò)程。11、說(shuō)說(shuō)對(duì)數(shù)字邏輯中的競(jìng)爭(zhēng)和冒險(xiǎn)的理解，并舉例說(shuō)明競(jìng)爭(zhēng)和冒險(xiǎn)怎樣消除。12、要用一個(gè)開(kāi)環(huán)脈沖調(diào)速系統(tǒng)來(lái)控制直流電動(dòng)機(jī)的轉(zhuǎn)速，程序由8051完成。簡(jiǎn)單原理如下：由P3.4輸出脈沖的占空比來(lái)控制轉(zhuǎn)速，占空比越大，轉(zhuǎn)速越快;而占空比由K7-K0八個(gè)開(kāi)關(guān)來(lái)設(shè)置，直接與P1口相連(開(kāi)關(guān)撥到下方時(shí)為"0"，撥到上方時(shí)為"1"，組成一個(gè)八位二進(jìn)制數(shù)N)，要求占空比為N/256。下面程序用計(jì)數(shù)法來(lái)實(shí)現(xiàn)這一功能，請(qǐng)將空余部分添完整。MOVP1，#0FFHLOOP1：MOVR4，#0FFH--------MOVR3，#00HLOOP2：MOVA，P1--------SUBBA，R3JNZSKP1--------SKP1：MOVC，70HMOVP3.4，CACALLDELAY：此延時(shí)子程序略----------------AJMPLOOP113、用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器，15進(jìn)制的呢?14、請(qǐng)用HDL描述四位的全加法器、5分頻電路。15、簡(jiǎn)述FPGA等可編程邏輯器件設(shè)計(jì)流程。16、同步電路和異步電路的區(qū)別是什么?17、電壓源、電流源是集成電路中經(jīng)常用到的模塊，請(qǐng)畫(huà)出你知道的線路結(jié)構(gòu)，簡(jiǎn)單描述其優(yōu)缺點(diǎn)。18、描述反饋電路的概念，列舉他們的應(yīng)用。19、放大電路的頻率補(bǔ)償?shù)哪康氖鞘裁?，有哪些方?20、畫(huà)出CMOS電路的晶體管級(jí)電路圖，實(shí)現(xiàn)Y=A.B+C(D+E)21、請(qǐng)分析如下電路所實(shí)現(xiàn)的功能。22、A)#includevoidtestf(int*p){*p+=1;}main(){int*n,m[2];n=m;m[0]=1;m[1]=8;testf(n);printf("Datavalueis%d",*n);}------------------------------B)#includevoidtestf(int**p){*p+=1;}main(){int*n,m[2];n=m;m[0]=1;m[1]=8;testf(&n);printf(Datavalueis%d",*n);}下面的結(jié)果是程序A還是程序B的?Datavalueis8那么另一段程序的結(jié)果是什么?23、用簡(jiǎn)單電路實(shí)現(xiàn)，當(dāng)A為輸入時(shí)，輸出B波形為：A:B:24、LC正弦波振蕩器有哪幾種三點(diǎn)式振蕩電路，分別畫(huà)出其原理圖。25、鎖相環(huán)有哪幾部分組成?26、人的話音頻率一般為300~3400HZ，若對(duì)其采樣且使信號(hào)不失真，其最小的采樣頻率應(yīng)為多大?若采用8KHZ的采樣頻率，并采用8bit的PCM編碼，則存儲(chǔ)一秒鐘的信號(hào)數(shù)據(jù)量有多大?27、在CMOS電路中，要有一個(gè)單管作為開(kāi)關(guān)管精確傳遞模擬低電平，這個(gè)單管你會(huì)用P管還是N管，為什么?28、畫(huà)出由運(yùn)放構(gòu)成加法、減法、微分、積分運(yùn)算的電路原理圖。并畫(huà)出一個(gè)晶體管級(jí)的運(yùn)放電路。29、數(shù)字濾波器的分類和結(jié)構(gòu)特點(diǎn)。30、DAC和ADC的實(shí)現(xiàn)各有哪些方法?31、描述CMOS電路中閂鎖效應(yīng)產(chǎn)生的過(guò)程及最后的結(jié)果?32、什么叫做OTP片、掩膜片，兩者的區(qū)別何在?33、列舉幾種集成電路典型工藝。工藝上常提到0.25,0.18指的是什么?34、請(qǐng)描述一下國(guó)內(nèi)的工藝現(xiàn)狀。35、請(qǐng)簡(jiǎn)述一下設(shè)計(jì)后端的整個(gè)流程?36、有否接觸過(guò)自動(dòng)布局布線?請(qǐng)說(shuō)出一兩種工具軟件。自動(dòng)布局布線需要哪些基本元素?37、半導(dǎo)體工藝中，摻雜有哪幾種方式?38、什么是NMOS、PMOS、CMOS?什么是增強(qiáng)型、耗盡型?什么是PNP、NPN?他們有什么差別?39、為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大?40、硅柵COMS工藝中N阱中做的是P管還是N管，N阱的阱電位的連接有什么要求?漢王筆試1、下面是一些基本的數(shù)字電路知識(shí)問(wèn)題，請(qǐng)簡(jiǎn)要回答之。a)什么是Setup和Holdup時(shí)間?Setup/holdtime是測(cè)試芯片對(duì)輸入信號(hào)和時(shí)鐘信號(hào)之間的時(shí)間要求。建立時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以前，數(shù)據(jù)穩(wěn)定不變的時(shí)間。輸入信號(hào)應(yīng)提前時(shí)鐘上升沿(如上升沿有效)T時(shí)間到達(dá)芯片，這個(gè)T就是建立時(shí)間-Setuptime.如不滿足setuptime,這個(gè)數(shù)據(jù)就不能被這一時(shí)鐘打入觸發(fā)器，只有在下一個(gè)時(shí)鐘上升沿，數(shù)據(jù)才能被打入觸發(fā)器。保持時(shí)間是指觸發(fā)器的時(shí)鐘信號(hào)上升沿到來(lái)以后，數(shù)據(jù)穩(wěn)定不變的時(shí)間。如果holdtime不夠，數(shù)據(jù)同樣不能被打入觸發(fā)器。b)什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象?怎樣判斷?如何消除?c)請(qǐng)畫(huà)出用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路?d)什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求?e)什么是同步邏輯和異步邏輯?f)請(qǐng)畫(huà)出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖(數(shù)據(jù)接口、控制接口、所存器/緩沖器)。g)你知道那些常用邏輯電平?TTL與COMS電平可以直接互連嗎?2、可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)：a)你所知道的可編程邏輯器件有哪些?b)試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。3、設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件(如PROTEL)進(jìn)行設(shè)計(jì)(包括原理圖和PCB圖)到調(diào)試出樣機(jī)的整個(gè)過(guò)程。在各環(huán)節(jié)應(yīng)注意哪些問(wèn)題?飛利浦-大唐筆試歸來(lái)1、用邏輯們和cmos電路實(shí)現(xiàn)ab+cd2、用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或3、給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。4.如何解決亞穩(wěn)態(tài)5.用verilog/vhdl寫(xiě)一個(gè)fifo控制器6.用verilog/vddl檢測(cè)stream中的特定字符串信威dsp軟件面試題1)DSP和通用處理器在結(jié)構(gòu)上有什么不同，請(qǐng)簡(jiǎn)要畫(huà)出你熟悉的一種DSP結(jié)構(gòu)圖2)說(shuō)說(shuō)定點(diǎn)DSP和浮點(diǎn)DSP的定義(或者說(shuō)出他們的區(qū)別)3)說(shuō)說(shuō)你對(duì)循環(huán)尋址和位反序?qū)ぶ返睦斫?)請(qǐng)寫(xiě)出【-8，7】的二進(jìn)制補(bǔ)碼，和二進(jìn)制偏置碼。用Q15表示出0.5和-0.5揚(yáng)智電子筆試第一題：用mos管搭出一個(gè)二輸入與非門。第二題：集成電路前段設(shè)計(jì)流程，寫(xiě)出相關(guān)的工具。第三題：名詞IRQ,BIOS,USB,VHDL,SDR第四題：unix命令cp-r,rm,uname第五題：用波形表示D觸發(fā)器的功能第六題：寫(xiě)異步D觸發(fā)器的verilogmodule第七題：WhatisPCChipset?第八題：用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器第九題：畫(huà)狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢。華為面試題研發(fā)(硬件)全都是幾本模電數(shù)電信號(hào)單片機(jī)題目1.用與非門等設(shè)計(jì)全加法器2.給出兩個(gè)門電路讓你分析異同3.名詞:sram,ssram,sdram4.信號(hào)與系統(tǒng):在時(shí)域與頻域關(guān)系5.信號(hào)與系統(tǒng):和4題差不多6.晶體振蕩器,好像是給出振蕩頻率讓你求周期(應(yīng)該是單片機(jī)的,12分之一周期....)7.串行通信與同步通信異同,特點(diǎn),比較8.RS232c高電平脈沖對(duì)應(yīng)的TTL邏輯是?(負(fù)邏輯?)9.延時(shí)問(wèn)題,判錯(cuò)10.史密斯特電路,求回差電壓11.VCO是什么,什么參數(shù)(壓控振蕩器?)12.用D觸發(fā)器做個(gè)二分顰的電路.又問(wèn)什么是狀態(tài)圖13.什么耐奎斯特定律,怎么由模擬信號(hào)轉(zhuǎn)為數(shù)字信號(hào)14.用D觸發(fā)器做個(gè)4進(jìn)制的計(jì)數(shù)15.那種排序方法最快?16.時(shí)鐘周期為T,觸發(fā)器D1的建立時(shí)間最大為T1max，最小為T1min。組合邏輯電路最大延遲為T2max,最小為T2min。問(wèn)，觸發(fā)器D2的建立時(shí)間T3和保持時(shí)間應(yīng)滿足什么條件。研發(fā)(軟件)用C語(yǔ)言寫(xiě)一個(gè)遞歸算法求N!;給一個(gè)C的函數(shù)，關(guān)于字符串和數(shù)組，找出錯(cuò)誤;防火墻是怎么實(shí)現(xiàn)的?你對(duì)哪方面編程熟悉?新太硬件面題(1)d觸發(fā)器和d鎖存器的區(qū)別(2)有源濾波器和無(wú)源濾波器的原理及區(qū)別(3)sram，falshmemory，及dram的區(qū)別?(4)iir，fir濾波器的異同(5)冒泡排序的原理(6)操作系統(tǒng)的功能(7)學(xué)過(guò)的計(jì)算機(jī)語(yǔ)言及開(kāi)發(fā)的系統(tǒng)(8)拉氏變換和傅立葉變換的表達(dá)式及聯(lián)系。電子類面試25題1什么是Setup和Holdup時(shí)間?建立時(shí)間(SetupTime)和保持時(shí)間(Holdtime)。建立時(shí)間是指在時(shí)鐘邊沿前，數(shù)據(jù)信號(hào)需要保持不變的時(shí)間。保持時(shí)間是指時(shí)鐘跳變邊沿后數(shù)據(jù)信號(hào)需要保持不變的時(shí)間，見(jiàn)圖1。如果不滿足建立和保持時(shí)間的話，那么DFF將不能正確地采樣到數(shù)據(jù)，將會(huì)出現(xiàn)metastability的情況。如果數(shù)據(jù)信號(hào)在時(shí)鐘沿觸發(fā)前后持續(xù)的時(shí)間均超過(guò)建立和保持時(shí)間，那么超過(guò)量就分別被稱為建立時(shí)間裕量和保持時(shí)間裕量。圖1建立時(shí)間和保持時(shí)間示意圖2什么是競(jìng)爭(zhēng)與冒險(xiǎn)現(xiàn)象?怎樣判斷?如何消除?在組合邏輯中，由于門的輸入信號(hào)通路中經(jīng)過(guò)了不同的延時(shí)，導(dǎo)致到達(dá)該門的時(shí)間不一致叫競(jìng)爭(zhēng)。產(chǎn)生毛刺叫冒險(xiǎn)。如果布爾式中有相反的信號(hào)則可能產(chǎn)生競(jìng)爭(zhēng)和冒險(xiǎn)現(xiàn)象。解決方法：一是添加布爾式的消去項(xiàng)，二是在芯片外部加電容。3用D觸發(fā)器實(shí)現(xiàn)2倍分頻的邏輯電路?Verilog描述：moduledivide2(clk,clk_o,reset);inputclk,reset;outputclk_o;wirein;regout;always@(posedgeclkorposedgereset)if(reset)out<=0;elseout<=in;assignin=~out;assignclk_o=out;endmodule圖形描述：4什么是"線與"邏輯，要實(shí)現(xiàn)它，在硬件特性上有什么具體要求?線與邏輯是兩個(gè)輸出信號(hào)相連可以實(shí)現(xiàn)與的功能。在硬件上，要用oc門來(lái)實(shí)現(xiàn)，由于不用oc門可能使灌電流過(guò)大，而燒壞邏輯門。同時(shí)在輸出端口應(yīng)加一個(gè)上拉電阻。5什么是同步邏輯和異步邏輯?同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒(méi)有固定的因果關(guān)系。6請(qǐng)畫(huà)出微機(jī)接口電路中，典型的輸入設(shè)備與微機(jī)接口邏輯示意圖(數(shù)據(jù)接口、控制接口、所存器/緩沖器)。7你知道那些常用邏輯電平?TTL與COMS電平可以直接互連嗎?常用邏輯電平：12V，5V，3.3V;TTL和CMOS不可以直接互連，由于TTL是在0.3-3.6V之間，而CMOS則是有在12V的有在5V的。CMOS輸出接到TTL是可以直接互連。TTL接到CMOS需要在輸出端口加一上拉電阻接到5V或者12V。8可編程邏輯器件在現(xiàn)代電子設(shè)計(jì)中越來(lái)越重要，請(qǐng)問(wèn)：你所知道的可編程邏輯器件有哪些?PAL，PLD，CPLD，F(xiàn)PGA。9試用VHDL或VERILOG、ABLE描述8位D觸發(fā)器邏輯。moduledff8(clk,reset,d,q);inputclk;inputreset;input[7:0]d;output[7:0]q;reg[7:0]q;always@(posedgeclkorposedgereset)if(reset)q<=0;elseq<=d;endmodule10設(shè)想你將設(shè)計(jì)完成一個(gè)電子電路方案。請(qǐng)簡(jiǎn)述用EDA軟件(如PROTEL)進(jìn)行設(shè)計(jì)(包括原理圖和PCB圖)到調(diào)試出樣機(jī)的整個(gè)過(guò)程。在各環(huán)節(jié)應(yīng)注意哪些問(wèn)題?電源的穩(wěn)定，電容的選取，以及布局的大小。11用邏輯門和cmos電路實(shí)現(xiàn)ab+cd12用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或13給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍。Delay<period-setup-hold14如何解決亞穩(wěn)態(tài)亞穩(wěn)態(tài)是指觸發(fā)器無(wú)法在某個(gè)規(guī)定時(shí)間段內(nèi)達(dá)到一個(gè)可確認(rèn)的狀態(tài)。當(dāng)一個(gè)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)時(shí)，既無(wú)法預(yù)測(cè)該單元的輸出電平，也無(wú)法預(yù)測(cè)何時(shí)輸出才能穩(wěn)定在某個(gè)正確的電平上。在這個(gè)穩(wěn)定期間，觸發(fā)器輸出一些中間級(jí)電平，或者可能處于振蕩狀態(tài)，并且這種無(wú)用的輸出電平可以沿信號(hào)通道上的各個(gè)觸發(fā)器級(jí)聯(lián)式傳播下去。15用verilog/vhdl寫(xiě)一個(gè)fifo控制器包括空，滿，半滿信號(hào)。16用verilog/vddl檢測(cè)stream中的特定字符串分狀態(tài)用狀態(tài)機(jī)寫(xiě)。17用mos管搭出一個(gè)二輸入與非門。18集成電路前段設(shè)計(jì)流程，寫(xiě)出相關(guān)的工具。19名詞IRQ,BIOS,USB,VHDL,SDRIRQ:InterruptReQuestBIOS:BasicInputOutputSystemUSB:UniversalSerialBusVHDL:VHICHardwareDescriptionLanguageSDR:SingleDataRate20unix命令cp-r,rm,uname21用波形表示D觸發(fā)器的功能22寫(xiě)異步D觸發(fā)器的verilogmodulemoduledff8(clk,reset,d,q);inputclk;inputreset;inputd;outputq;regq;always@(posedgeclkorposedgereset)if(reset)q<=0;elseq<=d;endmodule23WhatisPCChipset?芯片組(Chipset)是主板的核心組成部分，按照在主板上的排列位置的不同，通常分為北橋芯片和南橋芯片。北橋芯片提供對(duì)CPU的類型和主頻、內(nèi)存的類型和最大容量、ISA/PCI/AGP插槽、ECC糾錯(cuò)等支持。南橋芯片則提供對(duì)KBC(鍵盤控制器)、RTC(實(shí)時(shí)時(shí)鐘控制器)、USB(通用串行總線)、UltraDMA/33(66)EIDE數(shù)據(jù)傳輸方式和ACPI(高級(jí)能源管理)等的支持。其中北橋芯片起著主導(dǎo)性的作用，也稱為主橋(HostBridge)。除了最通用的南北橋結(jié)構(gòu)外，目前芯片組正向更高級(jí)的加速集線架構(gòu)發(fā)展，Intel的8xx系列芯片組就是這類芯片組的代表，它將一些子系統(tǒng)如IDE接口、音效、MODEM和USB直接接入主芯片，能夠提供比PCI總線寬一倍的帶寬，達(dá)到了266MB/s。24用傳輸門和反向器搭一個(gè)邊沿觸發(fā)器25畫(huà)狀態(tài)機(jī)，接受1，2，5分錢的賣報(bào)機(jī)，每份報(bào)紙5分錢EE面試題一、模擬電路設(shè)計(jì)基礎(chǔ)知識(shí)(筆試時(shí)候容易遇到的題目)1.最基本的如三極管曲線特性(太低極了點(diǎn))2.基本放大電路(電壓放大器，電流放大器，互導(dǎo)放大器和互阻放大器)，種類，優(yōu)缺點(diǎn)，特別是廣泛采用差分結(jié)構(gòu)的原因3.反饋之類(電壓并聯(lián)反饋，電流串聯(lián)反饋，電壓串聯(lián)反饋和電流并聯(lián)反饋)，如：負(fù)反饋的優(yōu)點(diǎn)(降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動(dòng)調(diào)節(jié)作用)4.頻率響應(yīng)，如：怎么才算是穩(wěn)定的，如何改變頻響曲線的幾個(gè)方法5.鎖相環(huán)電路組成，振蕩器(比如用D觸發(fā)器如何搭)6.A/D電路組成、工作原理如果公司做高頻電子的，可能還要RF知識(shí)，調(diào)頻，鑒頻鑒相之類，不一一列舉。太底層的MOS管物理特性感覺(jué)一般不大會(huì)作為筆試面試題，因?yàn)槿俏㈦娮游锢?，公式推?dǎo)太羅索，除非面試出題的是個(gè)老學(xué)究。IC設(shè)計(jì)的話需要熟悉的軟件:Cadence,Synopsys,Avant，UNIX當(dāng)然也要大概會(huì)操作。實(shí)際工作所需要的一些技術(shù)知識(shí)(面試容易問(wèn)到)如電路的低功耗，穩(wěn)定，高速如何做到，調(diào)運(yùn)放，布版圖注意的地方等等,一般會(huì)針對(duì)簡(jiǎn)歷上你所寫(xiě)做過(guò)的東西具體問(wèn)，肯定會(huì)問(wèn)得很細(xì)(所以別把什么都寫(xiě)上，精通之類的詞也別用太多了)，這個(gè)東西各個(gè)人就不一樣了，不好說(shuō)什么了。二、數(shù)字電路設(shè)計(jì)當(dāng)然必問(wèn)Verilog/VHDL，如設(shè)計(jì)計(jì)數(shù)器;邏輯方面數(shù)字電路的卡諾圖化簡(jiǎn)，時(shí)序(同步異步差異)，觸發(fā)器有幾種(區(qū)別，優(yōu)點(diǎn))，全加器等等;比如：設(shè)計(jì)一個(gè)自動(dòng)售貨機(jī)系統(tǒng)，賣soda水的，只能投進(jìn)三種硬幣，要正確的找回錢數(shù)1.畫(huà)出fsm(有限狀態(tài)機(jī));2.用verilog編程，語(yǔ)法要符合fpga設(shè)計(jì)的要求;系統(tǒng)方面：如果簡(jiǎn)歷上還說(shuō)做過(guò)cpu之類，就會(huì)問(wèn)到諸如cpu如何工作，流水線之類的問(wèn)題。三、單片機(jī)、DSP、FPGA、嵌入式方面(從沒(méi)碰過(guò)，就大概知道幾個(gè)名字胡扯幾句，歡迎拍磚，也歡迎牛人幫忙補(bǔ)充)如單片機(jī)中斷幾個(gè)/類型，編中斷程序注意什么問(wèn)題;DSP的結(jié)構(gòu)(哈佛結(jié)構(gòu));嵌入式處理器類型(如ARM)，操作系統(tǒng)種類(Vxworks,ucos,winCE,linux)，操作系統(tǒng)方面偏CS方向了，在CS篇里面講了;四、信號(hào)系統(tǒng)基礎(chǔ)拉氏變換與Z變換公式等類似東西，隨便翻翻書(shū)把如.h(n)=-a*h(n-1)+b*δ(n)a.求h(n)的z變換;b.問(wèn)該系統(tǒng)是否為穩(wěn)定系統(tǒng);c.寫(xiě)出FIR數(shù)字濾波器的差分方程;以往各種筆試題舉例：利用4選1實(shí)現(xiàn)F(x,y,z)=xz+yz'用mos管搭出一個(gè)二輸入與非門。用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器用運(yùn)算放大器組成一個(gè)10倍的放大器微波電路的匹配電阻。名詞解釋，無(wú)聊的外文縮寫(xiě)罷了，比如PCI、ECC、DDR、interrupt、pipeline、IRQ,BIOS,USB,VHDL,VLSIVCO(壓控振蕩器)RAM(動(dòng)態(tài)隨機(jī)存儲(chǔ)器)，F(xiàn)IRIIRDFT(離散傅立葉變換)或者是中文的，比如：a.量化誤差b.直方圖c.白平衡共同的注意點(diǎn)1.一般情況下，面試官主要根據(jù)你的簡(jiǎn)歷提問(wèn)，所以一定要對(duì)自己負(fù)責(zé)，把簡(jiǎn)歷上的東西搞明白;2.個(gè)別招聘針對(duì)性特別強(qiáng)，就招目前他們確的方向的人，這種情況下，就要投其所好，盡量介紹其所關(guān)心的東西。3.其實(shí)技術(shù)面試并不難，但是由于很多東西都忘掉了，才覺(jué)得有些難。所以最好在面試前把該看的書(shū)看看。4.雖然說(shuō)技術(shù)面試是實(shí)力的較量與體現(xiàn)，但是不可否認(rèn)，由于不用面試官/公司所專領(lǐng)域及愛(ài)好不同，也有面試也有很大的偶然性，需要冷靜對(duì)待。不能因?yàn)楸痪?，就否認(rèn)自己或責(zé)罵公司。5.面試時(shí)要takeiteasy，對(duì)越是自己鐘情的公司越要這樣。Infineon筆試試題1.畫(huà)出CMOS晶體管的CROSS-OVER圖(應(yīng)該是縱剖面圖)，給出所有可能的傳輸特性和轉(zhuǎn)移特性。2.畫(huà)出NOT,NAND,NOR的符號(hào)，真值表，還有transistorlevel的電路。3.給出一個(gè)簡(jiǎn)單電路，讓你分析輸出電壓的特性(就是個(gè)積分電路)，并求輸出端某點(diǎn)的rise/fall時(shí)間。4.給出一個(gè)簡(jiǎn)單的由多個(gè)NOT,NAND,NOR組成的原理圖根據(jù)輸入波形畫(huà)出各點(diǎn)波形。5.給出多個(gè)mos管組成的電路求5個(gè)點(diǎn)的電壓6.給出單管DRAM的原理圖(西電版《數(shù)字電子技術(shù)基礎(chǔ)》(作者楊頌華、馮毛官)205頁(yè)圖9-14b)，問(wèn)你有什么辦法提高refreshtime，總共有5個(gè)問(wèn)題，記不起來(lái)了(降低溫度，增大電容存儲(chǔ)容量)7.編一個(gè)簡(jiǎn)單的求n!的程序8.sketch連續(xù)正弦信號(hào)和連續(xù)矩形波(都有圖)的傅立葉變換若干題目1。集成電路設(shè)計(jì)前端流程及工具。先介紹下IC開(kāi)發(fā)流程：1.)代碼輸入(designinput)用vhdl或者是verilog語(yǔ)言來(lái)完成器件的功能描述，生成hdl代碼語(yǔ)言輸入工具：SUMMITVISUALHDLMENTORRENIOR圖形輸入:composer(cadence);viewlogic(viewdraw)2.)電路仿真(circuitsimulation)將vhd代碼進(jìn)行先前邏輯仿真，驗(yàn)證功能描述是否正確數(shù)字電路仿真工具：Verolog：CADENCEVerolig-XLSYNOPSYSVCSMENTORModle-simVHDL:CADENCENC-vhdlSYNOPSYSVSSMENTORModle-sim模擬電路仿真工具：AVANTIHSpicepspice，spectremicromicrowave:eesoft:hp3.)邏輯綜合(synthesistools)邏輯綜合工具可以將設(shè)計(jì)思想vhd代碼轉(zhuǎn)化成對(duì)應(yīng)一定工藝手段的門級(jí)電路;將初級(jí)仿真中所沒(méi)有考慮的門沿(gatesdelay)反標(biāo)到生成的門級(jí)網(wǎng)表中,返回電路仿真階段進(jìn)行再仿真。最終仿真結(jié)果生成的網(wǎng)表稱為物理網(wǎng)表。2。FPGA和ASIC的概念，他們的區(qū)別答案：FPGA是可編程ASIC。ASIC:專用集成電路，它是面向?qū)ｉT用途的電路，專門為一個(gè)用戶設(shè)計(jì)和制造的。根據(jù)一個(gè)用戶的特定要求，能以低研制成本，短、交貨周期供貨的全定制，半定制集成電路。與門陣列等其它ASIC(ApplicationSpecificIC)相比，它們又具有設(shè)計(jì)開(kāi)發(fā)周期短、設(shè)計(jì)制造成本低、開(kāi)發(fā)工具先進(jìn)、標(biāo)準(zhǔn)產(chǎn)品無(wú)需測(cè)試、質(zhì)量穩(wěn)定以及可實(shí)時(shí)在線檢驗(yàn)等優(yōu)點(diǎn)。3。LATCH和DFF的概念和區(qū)別4。用DFF實(shí)現(xiàn)二分頻。5。用VERILOG或VHDL寫(xiě)一段代碼，實(shí)現(xiàn)消除一個(gè)glitch。6。給一個(gè)表達(dá)式f=xxxx+xxxx+xxxxx+xxxx用最少數(shù)量的與非門實(shí)現(xiàn)(實(shí)際上就是化簡(jiǎn))。7。用VERILOG或VHDL寫(xiě)一段代碼，實(shí)現(xiàn)10進(jìn)制計(jì)數(shù)器。8。給出一個(gè)門級(jí)的圖，又給了各個(gè)門的傳輸延時(shí)，問(wèn)關(guān)鍵路徑是什么，還問(wèn)給出輸入，使得輸出依賴于關(guān)鍵路徑。9。A,B,C,D,E進(jìn)行投票，多數(shù)服從少數(shù)，輸出是F(也就是如果A,B,C,D,E中1的個(gè)數(shù)比0多，那么F輸出為1，否則F為0)，用與非門實(shí)現(xiàn)，輸入數(shù)目沒(méi)有限制。10.a為輸入端，b為輸出端，如果a連續(xù)輸入為1101則b輸出為1，否則為0例如a：0001100110110100100110b：0000000000100100000000請(qǐng)畫(huà)出statemachine11.請(qǐng)用RTL描述上題statemachine12.為了實(shí)現(xiàn)邏輯(AXORB)OR(CANDD)，請(qǐng)選用以下邏輯中的一種，并說(shuō)明為什么?1)INV2)AND3)OR4)NAND5)NOR6)XOR()答案：NAND部分科廣試題應(yīng)聘IC版圖設(shè)計(jì)engineer的部分試題：1、畫(huà)出Y=A*B+C的cmos電路圖;2、什么叫Latchup?3、什么叫窄溝效應(yīng)?4、以interver為例,寫(xiě)出N阱CMOS的process流程,并畫(huà)出剖面圖。威盛最新考題1.寫(xiě)出asic前期設(shè)計(jì)的流程和相應(yīng)的工具2.化簡(jiǎn)F(A,B,C,D)=m(1,3,4,5,10,11,12,13,14,15)的和3.畫(huà)出DFF的結(jié)構(gòu)圖,用verilog實(shí)現(xiàn)之4.一個(gè)農(nóng)夫發(fā)現(xiàn)圍