《FPGA設(shè)計(jì)與應(yīng)用》實(shí)驗(yàn)指導(dǎo)書(shū)全(Verilog版)_第1頁(yè)
《FPGA設(shè)計(jì)與應(yīng)用》實(shí)驗(yàn)指導(dǎo)書(shū)全(Verilog版)_第2頁(yè)
《FPGA設(shè)計(jì)與應(yīng)用》實(shí)驗(yàn)指導(dǎo)書(shū)全(Verilog版)_第3頁(yè)
《FPGA設(shè)計(jì)與應(yīng)用》實(shí)驗(yàn)指導(dǎo)書(shū)全(Verilog版)_第4頁(yè)
《FPGA設(shè)計(jì)與應(yīng)用》實(shí)驗(yàn)指導(dǎo)書(shū)全(Verilog版)_第5頁(yè)
已閱讀5頁(yè),還剩10頁(yè)未讀, 繼續(xù)免費(fèi)閱讀

下載本文檔

版權(quán)說(shuō)明:本文檔由用戶提供并上傳,收益歸屬內(nèi)容提供方,若內(nèi)容存在侵權(quán),請(qǐng)進(jìn)行舉報(bào)或認(rèn)領(lǐng)

文檔簡(jiǎn)介

PAGEPAGE11《FPGA設(shè)計(jì)與應(yīng)用》實(shí)驗(yàn)指導(dǎo)書(shū)某某編武漢理工大學(xué)華夏學(xué)院2011年9月

前言一、實(shí)驗(yàn)課目的 數(shù)字電路與系統(tǒng)設(shè)計(jì)實(shí)驗(yàn)課是電子工程類(lèi)專(zhuān)業(yè)教學(xué)中重要的實(shí)踐環(huán)節(jié),包括了ISE開(kāi)發(fā)環(huán)境基本操作及FPGA的基本原理、基帶傳輸系統(tǒng)的設(shè)計(jì)、Uart串口控制器電路的設(shè)計(jì)、PS/2接口的設(shè)計(jì)、VGA顯示接口設(shè)計(jì)。要求學(xué)生通過(guò)實(shí)驗(yàn)學(xué)會(huì)正確使用EDA技術(shù),掌握FPGA器件的開(kāi)發(fā),熟練使用ISE開(kāi)發(fā)環(huán)境,掌握Verilog語(yǔ)言的編程,掌握數(shù)字電路和系統(tǒng)的設(shè)計(jì)。通過(guò)實(shí)驗(yàn),使學(xué)生加深對(duì)課堂專(zhuān)業(yè)教學(xué)內(nèi)容的理解,培養(yǎng)學(xué)生理論聯(lián)系實(shí)際的能力,實(shí)事求是,嚴(yán)謹(jǐn)?shù)目茖W(xué)作風(fēng),使學(xué)生通過(guò)實(shí)驗(yàn)結(jié)果,利用所學(xué)的理論去分析研究EDA技術(shù)。培養(yǎng)學(xué)生使用Basys2開(kāi)發(fā)板的能力以及運(yùn)用實(shí)驗(yàn)方法解決實(shí)際問(wèn)題的能力。二、實(shí)驗(yàn)要求:1.課前預(yù)習(xí)①認(rèn)真閱讀實(shí)驗(yàn)指導(dǎo)書(shū),了解實(shí)驗(yàn)內(nèi)容;②認(rèn)真閱讀有關(guān)實(shí)驗(yàn)的理論知識(shí);③讀懂程序代碼。2.實(shí)驗(yàn)過(guò)程按時(shí)到達(dá)實(shí)驗(yàn)室;認(rèn)真聽(tīng)取老師對(duì)實(shí)驗(yàn)內(nèi)容及實(shí)驗(yàn)要求的講解;認(rèn)真進(jìn)行實(shí)驗(yàn)的每一步,觀察程序代碼與仿真結(jié)果是否相符;將實(shí)驗(yàn)過(guò)程中程序代碼和仿真結(jié)果提交給老師審查;做完實(shí)驗(yàn)后,整理實(shí)驗(yàn)設(shè)備,關(guān)閉實(shí)驗(yàn)開(kāi)發(fā)板電源、電腦電源后方可離開(kāi)。3.實(shí)驗(yàn)報(bào)告①按要求認(rèn)真填寫(xiě)實(shí)驗(yàn)報(bào)告書(shū);②認(rèn)真分析實(shí)驗(yàn)結(jié)果;③按時(shí)將實(shí)驗(yàn)報(bào)告交給老師批閱。三、實(shí)驗(yàn)學(xué)生守則1.保持室內(nèi)整潔,不準(zhǔn)隨地吐痰、不準(zhǔn)亂丟雜物、不準(zhǔn)大聲喧嘩、不準(zhǔn)吸煙、不準(zhǔn)吃東西;2.愛(ài)護(hù)公務(wù),不得在實(shí)驗(yàn)桌及墻壁上書(shū)寫(xiě)刻畫(huà),不得擅自刪除電腦里面的文件;3.安全用電,嚴(yán)禁觸及任何帶電體的裸露部分,嚴(yán)禁帶電接線和拆線;4.任何規(guī)章或不按老師要求操作造成儀器設(shè)備損壞須論價(jià)賠償。

目錄實(shí)驗(yàn)一Uart通用串口接口的設(shè)計(jì)……………………4實(shí)驗(yàn)二PS/2接口的設(shè)計(jì)……………28實(shí)驗(yàn)三VGA顯示接口設(shè)計(jì)…………30附錄一basys2開(kāi)發(fā)板資料………36

實(shí)驗(yàn)一Uart串口控制接口電路的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?.掌握分頻模塊的設(shè)計(jì)方法。2.掌握并/串模塊的設(shè)計(jì)方法。3.掌握串/并模塊的設(shè)計(jì)方法。4.掌握發(fā)送模塊的設(shè)計(jì)方法。5.掌握接收模塊的設(shè)計(jì)方法。二、實(shí)驗(yàn)內(nèi)容及基本原理通用異步收發(fā)器是一種通用串行數(shù)據(jù)總線,用于異步通信。該總線雙向通信,可以實(shí)現(xiàn)全雙工傳輸和接收。它是一種應(yīng)用非常廣泛的短距離串行傳輸接口,主要應(yīng)用于短距離、低速低成本的微機(jī)與下位機(jī)的實(shí)時(shí)通信中,然而這類(lèi)芯片本身已經(jīng)相當(dāng)復(fù)雜,有的甚至含有許多輔助的功能模塊(如FIFO),但是實(shí)際應(yīng)用中常常不需要使用如此完整的UART的功能以及這些輔助功能。本設(shè)計(jì)要求以Verilog語(yǔ)言進(jìn)行基于FPGA的硬件邏輯設(shè)計(jì),利用ISE進(jìn)行控制器的設(shè)計(jì),用C#實(shí)現(xiàn)上位機(jī)串口通信軟件的設(shè)計(jì)。說(shuō)明:一幀數(shù)據(jù)分為4個(gè)部分S:起始位(一般為0)d[7:0]:數(shù)據(jù)位(長(zhǎng)度6~8bit)PB:校驗(yàn)位(可選)P:停止位1(1、1.5或2bit)本設(shè)計(jì)要求學(xué)生設(shè)計(jì)一個(gè)串行通信控制器,要求滿足的功能要求如下:(1)利用FPGA設(shè)計(jì)串行通信發(fā)射模塊。(2)利用FPGA設(shè)計(jì)串行通信接收模塊。(3)利用C#設(shè)計(jì)上位機(jī)軟件,顯示接收的數(shù)據(jù)。三、實(shí)驗(yàn)步驟1.新建一個(gè)工程,命名為uart.xise。2.新建一個(gè)Verilog源文件,命名為uart.v,編寫(xiě)源文件,實(shí)現(xiàn)加法器功能。3.綜合4.新建一個(gè)測(cè)試文件,命名為test.v,編寫(xiě)測(cè)試文件進(jìn)行波形仿真。5.新建一個(gè)約束文件,命名為uart.ucf。6.實(shí)現(xiàn)7.生成編程文件8.下載9.功能測(cè)試四、主要儀器和設(shè)備主要儀器和設(shè)備:計(jì)算機(jī),Basys2開(kāi)發(fā)板。五、實(shí)驗(yàn)報(bào)告要求1.寫(xiě)出設(shè)計(jì)思想及框圖2.簡(jiǎn)述設(shè)計(jì)步驟和調(diào)試過(guò)程。包括總體電路設(shè)計(jì)、相應(yīng)模塊設(shè)計(jì),以及在ISE上完成的設(shè)計(jì)和仿真。相關(guān)文檔包括:Verilog語(yǔ)言的源代碼(程序要有詳細(xì)的注釋和功能說(shuō)明)、引腳分配的約束文件、驗(yàn)證設(shè)計(jì)功能等設(shè)計(jì)的所有文檔與調(diào)試的結(jié)果。3.寫(xiě)出結(jié)論及心得體會(huì)。4.按照實(shí)驗(yàn)報(bào)告模板,撰寫(xiě)實(shí)驗(yàn)報(bào)告。實(shí)驗(yàn)報(bào)告各項(xiàng)內(nèi)容都要填好,不能空缺。源代碼和圖可以打印,其它內(nèi)容手寫(xiě)。

實(shí)驗(yàn)二ps2鍵盤(pán)接口電路的設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?.掌握分頻模塊的設(shè)計(jì)方法。2.掌握發(fā)送模塊的設(shè)計(jì)方法。二、實(shí)驗(yàn)內(nèi)容及基本原理 輸入部分:clr按鍵:總復(fù)位,clk:為50MHZ。Ps2clk:鍵盤(pán)時(shí)鐘,Ps2data:鍵盤(pán)數(shù)據(jù)。輸出部分:a_to_g:數(shù)碼管七段sel:數(shù)碼管位選dp:小數(shù)點(diǎn)當(dāng)按下一鍵時(shí),在鍵盤(pán)發(fā)送時(shí)鐘ps2clk的作用下,將該鍵所對(duì)應(yīng)的鍵值數(shù)據(jù)ps2data發(fā)送出去,其中第一位為起始位(低電平);8位數(shù)據(jù)位(D0~D7,低位在前);一個(gè)奇偶校驗(yàn)位;一個(gè)停止位(高電平)。三、實(shí)驗(yàn)步驟1.新建一個(gè)工程,命名為ps2_key.xise。2.新建一個(gè)Verilog源文件,命名為ps2_key.v,編寫(xiě)源文件,實(shí)現(xiàn)加法器功能。3.綜合4.新建一個(gè)測(cè)試文件,命名為test.v,編寫(xiě)測(cè)試文件進(jìn)行波形仿真。5.新建一個(gè)約束文件,命名為ps2_key.ucf。6.實(shí)現(xiàn)7.生成編程文件8.下載9.功能測(cè)試四、主要儀器和設(shè)備主要儀器和設(shè)備:計(jì)算機(jī),Basys2開(kāi)發(fā)板。五、實(shí)驗(yàn)報(bào)告要求1.寫(xiě)出設(shè)計(jì)思想及框圖2.簡(jiǎn)述設(shè)計(jì)步驟和調(diào)試過(guò)程。包括總體電路設(shè)計(jì)、相應(yīng)模塊設(shè)計(jì),以及在ISE上完成的設(shè)計(jì)和仿真。相關(guān)文檔包括:Verilog語(yǔ)言的源代碼(程序要有詳細(xì)的注釋和功能說(shuō)明)、引腳分配的約束文件、驗(yàn)證設(shè)計(jì)功能等設(shè)計(jì)的所有文檔與調(diào)試的結(jié)果。3.寫(xiě)出結(jié)論及心得體會(huì)。4.按照實(shí)驗(yàn)報(bào)告模板,撰寫(xiě)實(shí)驗(yàn)報(bào)告。實(shí)驗(yàn)報(bào)告各項(xiàng)內(nèi)容都要填好,不能空缺。源代碼和圖可以打印,其它內(nèi)容手寫(xiě)。

實(shí)驗(yàn)三VGA顯示接口設(shè)計(jì)一、實(shí)驗(yàn)?zāi)康?.掌握標(biāo)準(zhǔn)圖像的模式和時(shí)序關(guān)系。2.掌握VGA驅(qū)動(dòng)電路的設(shè)計(jì)方法。二、實(shí)驗(yàn)原理VGA控制器是一個(gè)控制視頻顯示的5個(gè)信號(hào)的模塊。這些信號(hào)為行同步信號(hào)HS、場(chǎng)同步信號(hào)VS,以及基色信號(hào)R、G、B。其中,三基色信號(hào)輸出分別為紅、綠、藍(lán)三色發(fā)光極上來(lái)產(chǎn)生色彩的。屏幕上的每一個(gè)顏色點(diǎn)稱(chēng)為一個(gè)像素。顯示器的顏色顯示的工作原理取決于陰極射線管和液晶顯示技術(shù)。在兩種情況下,屏幕總是控制像素點(diǎn)從左上角開(kāi)始,并從左到右、從上到下依次逐行掃描顯示,最終抵達(dá)屏幕的右下角。每一行掃描結(jié)束時(shí),用行同步信號(hào)進(jìn)行同步;掃描完成所有的行后用場(chǎng)同步信號(hào)進(jìn)行同步。輸入到一個(gè)顯示器的R、G和B信號(hào)是模擬信號(hào)。然而,F(xiàn)PGA的輸出信號(hào)卻是數(shù)字信號(hào),所以需要某種D/A轉(zhuǎn)換器把它轉(zhuǎn)變?yōu)槟M信號(hào)。BASYS2開(kāi)發(fā)板使用一個(gè)簡(jiǎn)單的3電阻電路把一個(gè)3位的R信號(hào)R(2:0)轉(zhuǎn)換為8電平的模擬信號(hào)VR。采用類(lèi)似的電路可以把一個(gè)3位的G信號(hào)G(2:0)和一個(gè)2位的B信號(hào)R(1:0)轉(zhuǎn)換為相應(yīng)的模擬信號(hào)。BASYS2開(kāi)發(fā)板支持8位的VGA彩色顯示3位紅基色、3位綠基色和2位藍(lán)基色。這將產(chǎn)生256種不同的顏色。通過(guò)對(duì)VGA顯示基本工作原理的分析可知,要實(shí)現(xiàn)VGA顯示就要解決數(shù)據(jù)來(lái)源、數(shù)據(jù)存儲(chǔ)、時(shí)序?qū)崿F(xiàn)等問(wèn)題,其中關(guān)鍵還是如何實(shí)現(xiàn)VGA時(shí)序?;谙袼貢r(shí)鐘,VGA時(shí)序控制器必須產(chǎn)生HS和VS時(shí)序信號(hào)。像素時(shí)鐘定義了用于顯示一個(gè)像素信息的時(shí)間,VS信號(hào)定義了顯示的刷新頻率,通常刷新頻率在50Hz到120Hz之間。給給定刷新頻率后即定義了水平掃描頻率即HS。VGA的標(biāo)準(zhǔn)參考顯示時(shí)序如下圖所示。行時(shí)序和幀時(shí)序都需要產(chǎn)生同步脈沖(Sync)、顯示后沿(Backporch)、顯示時(shí)序段(Displayinterval)和顯示前沿(Frontporch)四個(gè)部分。其中場(chǎng)頻定義了顯示的刷新頻率,指定場(chǎng)頻后所要掃描的行數(shù)指定了水平回掃頻率即行頻。幾種常用模式的時(shí)序參數(shù)如下表所示VGA時(shí)序參考圖圖像模式行時(shí)序(μs)場(chǎng)頻(lines)TpwTbpTdispTfpTpwTbpTdispTfp1024*768XGA(75Hz)1.22.2130.232876811024*768XGA(60Hz)2.12.515.80.46297683800*600SVGA(60Hz)3.22.2201.04236001640*480VGA(75Hz)2.03.820.30.53164801本設(shè)計(jì)通過(guò)外部撥動(dòng)開(kāi)關(guān)SW0控制,產(chǎn)生三種模式的顯示變化。在ISE環(huán)境下用VHDL語(yǔ)言寫(xiě)出VGA顯示器彩條信號(hào)發(fā)生器三種模式的產(chǎn)生過(guò)程,橫彩條、豎彩條、行同步、場(chǎng)同步所對(duì)應(yīng)的過(guò)程設(shè)計(jì)。下圖所示為VGA控制電路時(shí)序產(chǎn)生原理框圖。clkdivid模塊為分頻電路,對(duì)50MHz系統(tǒng)時(shí)鐘進(jìn)行分頻產(chǎn)生50M/7Hz的像素時(shí)鐘。VGAcontrol模塊為VGA顯示控制電路模塊,在像素時(shí)鐘的驅(qū)動(dòng)下首先產(chǎn)生行頻信號(hào),而后對(duì)行頻信號(hào)進(jìn)行分頻產(chǎn)生58Hz場(chǎng)頻信號(hào)。由于VS與HS信號(hào)具有嚴(yán)格的時(shí)序匹配,即VS信號(hào)必須為HS信號(hào)的整數(shù)倍,以保證在場(chǎng)頻信號(hào)有效期間,能夠完整數(shù)行的掃描,本設(shè)計(jì)利用對(duì)行頻信號(hào)進(jìn)行計(jì)數(shù)分頻來(lái)產(chǎn)生場(chǎng)頻信號(hào)。在模式控制開(kāi)關(guān)的控制下,三基色信號(hào)分別在不同的模式下輸出不同的信號(hào)。下表為模式控制說(shuō)明。模式開(kāi)關(guān):SW0上下?lián)軇?dòng)一次,產(chǎn)生高電平,改變顯示模式,依次撥動(dòng)SW0,顯示模式在豎彩條模式、橫彩條模式和棋盤(pán)模式之間循環(huán)切換。豎彩條的產(chǎn)生:利用行頻產(chǎn)生計(jì)數(shù)器,分別在計(jì)數(shù)的不同時(shí)段賦予三基色信號(hào)不同的色彩信號(hào)。例如程序當(dāng)中行頻計(jì)數(shù)器0~29計(jì)數(shù),當(dāng)計(jì)數(shù)器值0~3時(shí),三基色信號(hào)賦予“111”;當(dāng)4~6計(jì)數(shù)時(shí),三基色信號(hào)賦予“110”,如此類(lèi)推,直到計(jì)數(shù)器值21~23期間賦予三基色信號(hào)“000”,23以后進(jìn)行消隱以完成回掃過(guò)程。橫彩條的產(chǎn)生:例如場(chǎng)頻計(jì)數(shù)器0~481計(jì)數(shù),當(dāng)0~60計(jì)數(shù)時(shí),三基色信號(hào)賦予“111”;當(dāng)61~120計(jì)數(shù)時(shí),三基色信號(hào)賦予“110”,如此類(lèi)推,直到421~479期間,三基色信號(hào)賦予“000”,479以后場(chǎng)頻信號(hào)變低,以進(jìn)行消隱,完成回掃。棋盤(pán)格式顯示的產(chǎn)生:將以上兩種情況進(jìn)行異或,即相當(dāng)于將橫彩條和豎彩條進(jìn)行疊加即可產(chǎn)生棋盤(pán)格式顯示模式。VGA顯示控制器模式控制模式1SW0撥動(dòng)第一次豎彩條:青紅紫綠藍(lán)黃白模式2SW0撥動(dòng)第二次橫彩條:白黃青綠紫紅藍(lán)黑模式3SW0撥動(dòng)第三次棋盤(pán)格顯示模式“一次”:若撥碼開(kāi)關(guān)原始處于高電平,則撥動(dòng)一次撥碼開(kāi)關(guān)指撥碼開(kāi)關(guān)撥至下方后快速回?fù)苤辽戏?,從新至于高電平位置。若撥碼開(kāi)關(guān)原始處于低電平,撥動(dòng)一次撥動(dòng)開(kāi)關(guān)指將撥碼開(kāi)關(guān)撥至上方后快速回至下方。三、實(shí)驗(yàn)步驟1.新建一個(gè)工程,命名為vga.xise。2.新建一個(gè)Verilog源文件,命名為vga.v,編寫(xiě)源文件,實(shí)現(xiàn)計(jì)數(shù)功能。3.綜合4.新建一個(gè)測(cè)試文件,命名為test.v,編寫(xiě)測(cè)試文件進(jìn)行波形仿真。5.新建一個(gè)約束文件,命名為vga.ucf。6.實(shí)現(xiàn)7.生成編程文件8.下載9.功能測(cè)試四、主要儀器和設(shè)備主要儀器和設(shè)備:計(jì)算機(jī),Basys2開(kāi)發(fā)板。五、實(shí)驗(yàn)

溫馨提示

  • 1. 本站所有資源如無(wú)特殊說(shuō)明,都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請(qǐng)下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等,如果需要附件,請(qǐng)聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙,網(wǎng)頁(yè)內(nèi)容里面會(huì)有圖紙預(yù)覽,若沒(méi)有圖紙預(yù)覽就沒(méi)有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 人人文庫(kù)網(wǎng)僅提供信息存儲(chǔ)空間,僅對(duì)用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理,對(duì)用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯,并不能對(duì)任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容,請(qǐng)與我們聯(lián)系,我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時(shí)也不承擔(dān)用戶因使用這些下載資源對(duì)自己和他人造成任何形式的傷害或損失。

最新文檔

評(píng)論

0/150

提交評(píng)論