《FPGA設(shè)計與應(yīng)用》實驗指導書全(Verilog版)

PAGEPAGE11《FPGA設(shè)計與應(yīng)用》實驗指導書某某編武漢理工大學華夏學院2011年9月

前言一、實驗課目的 數(shù)字電路與系統(tǒng)設(shè)計實驗課是電子工程類專業(yè)教學中重要的實踐環(huán)節(jié)，包括了ISE開發(fā)環(huán)境基本操作及FPGA的基本原理、基帶傳輸系統(tǒng)的設(shè)計、Uart串口控制器電路的設(shè)計、PS/2接口的設(shè)計、VGA顯示接口設(shè)計。要求學生通過實驗學會正確使用EDA技術(shù)，掌握FPGA器件的開發(fā)，熟練使用ISE開發(fā)環(huán)境，掌握Verilog語言的編程，掌握數(shù)字電路和系統(tǒng)的設(shè)計。通過實驗，使學生加深對課堂專業(yè)教學內(nèi)容的理解，培養(yǎng)學生理論聯(lián)系實際的能力，實事求是，嚴謹?shù)目茖W作風，使學生通過實驗結(jié)果，利用所學的理論去分析研究EDA技術(shù)。培養(yǎng)學生使用Basys2開發(fā)板的能力以及運用實驗方法解決實際問題的能力。二、實驗要求：1.課前預(yù)習①認真閱讀實驗指導書，了解實驗內(nèi)容；②認真閱讀有關(guān)實驗的理論知識；③讀懂程序代碼。2.實驗過程按時到達實驗室；認真聽取老師對實驗內(nèi)容及實驗要求的講解；認真進行實驗的每一步，觀察程序代碼與仿真結(jié)果是否相符；將實驗過程中程序代碼和仿真結(jié)果提交給老師審查；做完實驗后，整理實驗設(shè)備，關(guān)閉實驗開發(fā)板電源、電腦電源后方可離開。3.實驗報告①按要求認真填寫實驗報告書；②認真分析實驗結(jié)果；③按時將實驗報告交給老師批閱。三、實驗學生守則1．保持室內(nèi)整潔，不準隨地吐痰、不準亂丟雜物、不準大聲喧嘩、不準吸煙、不準吃東西；2.愛護公務(wù)，不得在實驗桌及墻壁上書寫刻畫，不得擅自刪除電腦里面的文件；3.安全用電，嚴禁觸及任何帶電體的裸露部分，嚴禁帶電接線和拆線；4.任何規(guī)章或不按老師要求操作造成儀器設(shè)備損壞須論價賠償。

目錄實驗一Uart通用串口接口的設(shè)計……………………4實驗二PS/2接口的設(shè)計……………28實驗三VGA顯示接口設(shè)計…………30附錄一basys2開發(fā)板資料………36

實驗一Uart串口控制接口電路的設(shè)計一、實驗?zāi)康?.掌握分頻模塊的設(shè)計方法。2.掌握并/串模塊的設(shè)計方法。3.掌握串/并模塊的設(shè)計方法。4.掌握發(fā)送模塊的設(shè)計方法。5.掌握接收模塊的設(shè)計方法。二、實驗內(nèi)容及基本原理通用異步收發(fā)器是一種通用串行數(shù)據(jù)總線，用于異步通信。該總線雙向通信，可以實現(xiàn)全雙工傳輸和接收。它是一種應(yīng)用非常廣泛的短距離串行傳輸接口，主要應(yīng)用于短距離、低速低成本的微機與下位機的實時通信中，然而這類芯片本身已經(jīng)相當復雜，有的甚至含有許多輔助的功能模塊（如FIFO），但是實際應(yīng)用中常常不需要使用如此完整的UART的功能以及這些輔助功能。本設(shè)計要求以Verilog語言進行基于FPGA的硬件邏輯設(shè)計，利用ISE進行控制器的設(shè)計，用C#實現(xiàn)上位機串口通信軟件的設(shè)計。說明：一幀數(shù)據(jù)分為4個部分S:起始位（一般為0）d[7:0]:數(shù)據(jù)位（長度6~8bit）PB:校驗位（可選）P:停止位1（1、1.5或2bit）本設(shè)計要求學生設(shè)計一個串行通信控制器，要求滿足的功能要求如下：（1）利用FPGA設(shè)計串行通信發(fā)射模塊。（2）利用FPGA設(shè)計串行通信接收模塊。（3）利用C#設(shè)計上位機軟件，顯示接收的數(shù)據(jù)。三、實驗步驟1.新建一個工程，命名為uart.xise。2.新建一個Verilog源文件，命名為uart.v,編寫源文件,實現(xiàn)加法器功能。3.綜合4.新建一個測試文件，命名為test.v，編寫測試文件進行波形仿真。5.新建一個約束文件，命名為uart.ucf。6.實現(xiàn)7.生成編程文件8.下載9.功能測試四、主要儀器和設(shè)備主要儀器和設(shè)備：計算機，Basys2開發(fā)板。五、實驗報告要求1.寫出設(shè)計思想及框圖2.簡述設(shè)計步驟和調(diào)試過程。包括總體電路設(shè)計、相應(yīng)模塊設(shè)計，以及在ISE上完成的設(shè)計和仿真。相關(guān)文檔包括：Verilog語言的源代碼（程序要有詳細的注釋和功能說明）、引腳分配的約束文件、驗證設(shè)計功能等設(shè)計的所有文檔與調(diào)試的結(jié)果。3.寫出結(jié)論及心得體會。4.按照實驗報告模板，撰寫實驗報告。實驗報告各項內(nèi)容都要填好，不能空缺。源代碼和圖可以打印，其它內(nèi)容手寫。

實驗二ps2鍵盤接口電路的設(shè)計一、實驗?zāi)康?.掌握分頻模塊的設(shè)計方法。2.掌握發(fā)送模塊的設(shè)計方法。二、實驗內(nèi)容及基本原理 輸入部分：clr按鍵：總復位，clk：為50MHZ。Ps2clk：鍵盤時鐘，Ps2data：鍵盤數(shù)據(jù)。輸出部分：a_to_g：數(shù)碼管七段sel：數(shù)碼管位選dp：小數(shù)點當按下一鍵時，在鍵盤發(fā)送時鐘ps2clk的作用下，將該鍵所對應(yīng)的鍵值數(shù)據(jù)ps2data發(fā)送出去，其中第一位為起始位（低電平）；8位數(shù)據(jù)位（D0~D7，低位在前）；一個奇偶校驗位；一個停止位（高電平）。三、實驗步驟1.新建一個工程，命名為ps2_key.xise。2.新建一個Verilog源文件，命名為ps2_key.v,編寫源文件,實現(xiàn)加法器功能。3.綜合4.新建一個測試文件，命名為test.v，編寫測試文件進行波形仿真。5.新建一個約束文件，命名為ps2_key.ucf。6.實現(xiàn)7.生成編程文件8.下載9.功能測試四、主要儀器和設(shè)備主要儀器和設(shè)備：計算機，Basys2開發(fā)板。五、實驗報告要求1.寫出設(shè)計思想及框圖2.簡述設(shè)計步驟和調(diào)試過程。包括總體電路設(shè)計、相應(yīng)模塊設(shè)計，以及在ISE上完成的設(shè)計和仿真。相關(guān)文檔包括：Verilog語言的源代碼（程序要有詳細的注釋和功能說明）、引腳分配的約束文件、驗證設(shè)計功能等設(shè)計的所有文檔與調(diào)試的結(jié)果。3.寫出結(jié)論及心得體會。4.按照實驗報告模板，撰寫實驗報告。實驗報告各項內(nèi)容都要填好，不能空缺。源代碼和圖可以打印，其它內(nèi)容手寫。

實驗三VGA顯示接口設(shè)計一、實驗?zāi)康?.掌握標準圖像的模式和時序關(guān)系。2.掌握VGA驅(qū)動電路的設(shè)計方法。二、實驗原理VGA控制器是一個控制視頻顯示的5個信號的模塊。這些信號為行同步信號HS、場同步信號VS，以及基色信號R、G、B。其中，三基色信號輸出分別為紅、綠、藍三色發(fā)光極上來產(chǎn)生色彩的。屏幕上的每一個顏色點稱為一個像素。顯示器的顏色顯示的工作原理取決于陰極射線管和液晶顯示技術(shù)。在兩種情況下，屏幕總是控制像素點從左上角開始，并從左到右、從上到下依次逐行掃描顯示，最終抵達屏幕的右下角。每一行掃描結(jié)束時，用行同步信號進行同步；掃描完成所有的行后用場同步信號進行同步。輸入到一個顯示器的R、G和B信號是模擬信號。然而，F(xiàn)PGA的輸出信號卻是數(shù)字信號，所以需要某種D/A轉(zhuǎn)換器把它轉(zhuǎn)變?yōu)槟M信號。BASYS2開發(fā)板使用一個簡單的3電阻電路把一個3位的R信號R（2:0）轉(zhuǎn)換為8電平的模擬信號VR。采用類似的電路可以把一個3位的G信號G（2:0）和一個2位的B信號R（1:0）轉(zhuǎn)換為相應(yīng)的模擬信號。BASYS2開發(fā)板支持8位的VGA彩色顯示3位紅基色、3位綠基色和2位藍基色。這將產(chǎn)生256種不同的顏色。通過對VGA顯示基本工作原理的分析可知，要實現(xiàn)VGA顯示就要解決數(shù)據(jù)來源、數(shù)據(jù)存儲、時序?qū)崿F(xiàn)等問題，其中關(guān)鍵還是如何實現(xiàn)VGA時序?；谙袼貢r鐘，VGA時序控制器必須產(chǎn)生HS和VS時序信號。像素時鐘定義了用于顯示一個像素信息的時間，VS信號定義了顯示的刷新頻率，通常刷新頻率在50Hz到120Hz之間。給給定刷新頻率后即定義了水平掃描頻率即HS。VGA的標準參考顯示時序如下圖所示。行時序和幀時序都需要產(chǎn)生同步脈沖(Sync)、顯示后沿(Backporch)、顯示時序段(Displayinterval)和顯示前沿(Frontporch)四個部分。其中場頻定義了顯示的刷新頻率，指定場頻后所要掃描的行數(shù)指定了水平回掃頻率即行頻。幾種常用模式的時序參數(shù)如下表所示VGA時序參考圖圖像模式行時序（μs）場頻（lines）TpwTbpTdispTfpTpwTbpTdispTfp1024*768XGA(75Hz)1.22.2130.232876811024*768XGA(60Hz)2.12.515.80.46297683800*600SVGA(60Hz)3.22.2201.04236001640*480VGA(75Hz)2.03.820.30.53164801本設(shè)計通過外部撥動開關(guān)SW0控制，產(chǎn)生三種模式的顯示變化。在ISE環(huán)境下用VHDL語言寫出VGA顯示器彩條信號發(fā)生器三種模式的產(chǎn)生過程，橫彩條、豎彩條、行同步、場同步所對應(yīng)的過程設(shè)計。下圖所示為VGA控制電路時序產(chǎn)生原理框圖。clkdivid模塊為分頻電路，對50MHz系統(tǒng)時鐘進行分頻產(chǎn)生50M/7Hz的像素時鐘。VGAcontrol模塊為VGA顯示控制電路模塊，在像素時鐘的驅(qū)動下首先產(chǎn)生行頻信號，而后對行頻信號進行分頻產(chǎn)生58Hz場頻信號。由于VS與HS信號具有嚴格的時序匹配，即VS信號必須為HS信號的整數(shù)倍，以保證在場頻信號有效期間，能夠完整數(shù)行的掃描，本設(shè)計利用對行頻信號進行計數(shù)分頻來產(chǎn)生場頻信號。在模式控制開關(guān)的控制下，三基色信號分別在不同的模式下輸出不同的信號。下表為模式控制說明。模式開關(guān)：SW0上下?lián)軇右淮?，產(chǎn)生高電平，改變顯示模式，依次撥動SW0，顯示模式在豎彩條模式、橫彩條模式和棋盤模式之間循環(huán)切換。豎彩條的產(chǎn)生：利用行頻產(chǎn)生計數(shù)器，分別在計數(shù)的不同時段賦予三基色信號不同的色彩信號。例如程序當中行頻計數(shù)器0~29計數(shù)，當計數(shù)器值0~3時，三基色信號賦予“111”；當4~6計數(shù)時，三基色信號賦予“110”，如此類推，直到計數(shù)器值21~23期間賦予三基色信號“000”，23以后進行消隱以完成回掃過程。橫彩條的產(chǎn)生：例如場頻計數(shù)器0~481計數(shù)，當0~60計數(shù)時，三基色信號賦予“111”；當61~120計數(shù)時，三基色信號賦予“110”，如此類推，直到421~479期間，三基色信號賦予“000”，479以后場頻信號變低，以進行消隱，完成回掃。棋盤格式顯示的產(chǎn)生：將以上兩種情況進行異或，即相當于將橫彩條和豎彩條進行疊加即可產(chǎn)生棋盤格式顯示模式。VGA顯示控制器模式控制模式1SW0撥動第一次豎彩條：青紅紫綠藍黃白模式2SW0撥動第二次橫彩條：白黃青綠紫紅藍黑模式3SW0撥動第三次棋盤格顯示模式“一次”：若撥碼開關(guān)原始處于高電平，則撥動一次撥碼開關(guān)指撥碼開關(guān)撥至下方后快速回撥至上方，從新至于高電平位置。若撥碼開關(guān)原始處于低電平，撥動一次撥動開關(guān)指將撥碼開關(guān)撥至上方后快速回至下方。三、實驗步驟1.新建一個工程，命名為vga.xise。2.新建一個Verilog源文件，命名為vga.v,編寫源文件,實現(xiàn)計數(shù)功能。3.綜合4.新建一個測試文件，命名為test.v，編寫測試文件進行波形仿真。5.新建一個約束文件，命名為vga.ucf。6.實現(xiàn)7.生成編程文件8.下載9.功能測試四、主要儀器和設(shè)備主要儀器和設(shè)備：計算機，Basys2開發(fā)板。五、實驗