電子技術基礎項目化教程 第2版 課件 項目八 時序邏輯電路的設計

8.1項目分析1.項目內容3.能力要求下頁總目錄2.知識點

前面討論的組合邏輯電路的輸出沒有記憶功能，其輸出狀態(tài)只取決于輸入信號是否存在，當去掉輸入信號后，相應的輸出也隨之消失。如果在組合電路中加入具有記憶功能的電路——雙穩(wěn)態(tài)觸發(fā)器，電路的輸出就不僅和當時的輸入有關，而且還與電路原來的狀態(tài)有關，這樣的電路稱為時序電路。1.項目內容

本項目將討論觸發(fā)器、計數器、寄存器、555定時器的應用，以及時序電路的分析與設計方法。8.1項目分析下頁首頁上頁2.知識點

①掌握觸發(fā)器的構成、邏輯功能和工作波形；

②掌握計數器的構成和邏輯功能；

③掌握寄存器的構成和邏輯功能；

④掌握時序邏輯電路的分析方法。3.能力要求

①具有分析時序邏輯電路的能力；

②具有設計時序邏輯電路的能力；

③具有檢查和排除數字系統(tǒng)一般故障的能力。下頁上頁首頁8.2相關知識8.2.1觸發(fā)器8.2.2計數器8.2.3寄存器總目錄下頁8.2.4555定時器8.2相關知識8.2.1觸發(fā)器總目錄下頁1.基本RS觸發(fā)器

（1）基本RS觸發(fā)器的組成

基本RS觸發(fā)器是集成觸發(fā)器的基本單元電路，可以用兩個與非門或兩個或非門交叉反饋組成。由與非門構成的基本RS觸發(fā)器其電路和邏輯符號如圖8-1所示。

8.2.1觸發(fā)器下頁上頁首頁

圖8-1中

、

為觸發(fā)器的異步輸入端，

、

為觸發(fā)器的輸出端，正常情況下，這兩個輸出端信號必須互補，否則會出現邏輯錯誤。通常規(guī)定

端的狀態(tài)決定觸發(fā)器的狀態(tài)。即Q=1（=0）稱觸發(fā)器為1狀態(tài)，簡稱1態(tài)；Q=0（=1）稱觸發(fā)器為0狀態(tài)，簡稱0態(tài)。

當=0，=1時，=1，所以

稱為置1端（或置位端）；

當=0，=1時，=0，所以

稱為置0端（或復位端）。下頁上頁首頁

其中

、

上面的非號及邏輯符號上輸入端的小圓圈表示輸入端是以低電平有效觸發(fā)信號的，即僅當低電平有效作用于適當的輸入端，觸發(fā)器才會翻轉。根據上述分析結果，可以分別列出用與非門的基本RS觸發(fā)器的真值表如表8-1所示。下頁上頁首頁表8-1基本R-S狀態(tài)真值表QnQn+1000－100－001010100101110101101111

（2）基本R-S觸發(fā)器工作過程

一般原狀態(tài)用Qn表示，新狀態(tài)用Qn+1表示，因為基本觸發(fā)器有兩個輸入信號，因此有四種不同的組合作為輸入，下面分別討論。下頁上頁首頁1）==1a.設原狀態(tài)Qn=0（

n=1）

當==1輸入時，Qn=0把D2門封鎖，使

n+1=1；而

n+1=1和=1作D1門輸入，使D1門打開輸出為0，即Qn+1=0。b.設原狀態(tài)Qn=1（

n=0）

當==1輸入時，

n=0把D1門封鎖，使Qn+1=1；而

n+1和=1使D2門輸出為0，即Qn+1=1。

綜上所述可知：在==1作用下，新狀態(tài)總是和原狀態(tài)保持一致，這種觸發(fā)器邏輯功能稱為保持功能。下頁上頁首頁2)=1，=0a.設原狀態(tài)Qn=0（

n=1）

在=1，=0作用下，=0仍把D1門封鎖，輸出Qn+1=1，Qn+1=1和=1共同作用使D2門輸出

n+1=0。b.設原狀態(tài)Qn=1（

n=0）

在=1，=0作用下，=0仍把D1門封鎖，輸出Qn+1=1，

n+1=0。

綜上所述，無論原狀態(tài)如何，只要在=1，=0輸入下，新的狀態(tài)都變成1態(tài)，這種邏輯稱為置1功能。下頁上頁首頁3)=0，=1

由于電路的對稱性，與=1，=0這種輸入分析相反，無論原狀態(tài)是1還是0，在=0，=1作用下，新狀態(tài)變?yōu)?態(tài)，這種功能稱為置0功能。4)=0，=0

當==0輸入下，D1門、D2門均被封鎖，Qn+1和

n+1均置成1，破壞了正常的互補邏輯關系。尤其是當

Qn+1和

n+1同時由0跳到1時，輸出狀態(tài)到底1態(tài)還是0態(tài)就不能確定，因此這種輸入情況是不允許出現的。下頁上頁首頁

（3）基本R-S觸發(fā)器的功能描述方法

以上分析了基本R-S觸發(fā)器工作過程，現總結如下：1）狀態(tài)真值表及簡明真值表

狀態(tài)真值表是反映在輸入信號作用下輸出狀態(tài)如何改變的一種表格?；綬-S觸發(fā)器狀態(tài)真值表如表8-1所示，有時把表8-1改寫成簡明真值表，如表8-2所示。下頁上頁首頁2）特征方程

特征方程是表8-1的數學表達方式，考慮==0輸入時會帶來輸出狀態(tài)不定的影響，故由表8-1寫出Qn+1表達式時，應該嚴禁這種輸入。即：

Qn+1=S+Qn

+=1下頁上頁首頁3）激勵表及激勵圖

如果要求從一種狀態(tài)到另外一種狀態(tài)，那么應該有什么樣的輸入組合才能做到呢？激勵表（圖）解決了這個問題，基本R-S觸發(fā)器激勵表如表8-3所示，圖8-2所示的是直觀的激勵圖。Qn→Qn+1

0

0×

10

11

01

00

11

11

×表8-3基本R-S觸發(fā)器激勵表圖8-2基本R-S觸發(fā)器激勵圖下頁上頁首頁4）時序圖

時序圖是用高低電平反映觸發(fā)器的邏輯功能的波形圖，它比較直觀，而且可用示波器驗證。圖8-3列出了基本R-S觸發(fā)器的時序圖。從圖中可以看出，當==0時，Q與

功能紊亂，但電平仍然存在；當

和

同時由0跳到1時，狀態(tài)出現不定。圖8-3基本R-S觸發(fā)器時序圖2.同步RS觸發(fā)器

在基本RS觸發(fā)器中，只要有

、

輸入，輸出就有動作，其輸出狀態(tài)也隨之改變。因而它在實際應用中受到一定限制。因此人們想到了利用傳輸門控制輸入信號，只有當打開傳輸門的控制信號到來后，輸入信號才能加到觸發(fā)器輸入端；否則，輸入信號不能加在觸發(fā)器輸入端。這種結構的觸發(fā)器稱為同步觸發(fā)器，也稱作鐘控觸發(fā)器。

（1）同步RS觸發(fā)器的結構

圖8-4（a）所示是鐘控RS觸發(fā)器的邏輯圖。D1門和D2門構成基本RS觸發(fā)器，D3門和D4門構成導引門，導引門打開與否取決于同步控制信號CP（簡稱脈沖信號）。當CP=0時，導引門關閉；當CP=1時，S和R作用于觸發(fā)器，輸出狀態(tài)將隨輸入信號而變化。圖8-4（b）所示是同步RS觸發(fā)器符號。符號中“∧”表示時鐘CP輸入端，

、

是異步輸入端，不受CP影響。圖8-4同步RS觸發(fā)器的電路

結構及邏輯符號

（2）同步RS觸發(fā)器工作過程

同步RS觸發(fā)器的動作是受CP脈沖信號控制，由圖8-4（a）可知：

當CP=0，D3D4導引門關閉，輸入信號S、R不能通過導引門，導引門輸出均為1，由基本R-S觸發(fā)器原理可知，輸出應保持原狀態(tài)，即：Qn+1=Qn

當CP=1時，D3D4導引門開啟，S、R端的輸入信號可以通過D3D4導引門送入D1D2構成的基本RS觸發(fā)器的輸入端，控制其輸出狀態(tài)。下面分析當==1時，改變同步RS觸發(fā)器輸入狀態(tài)時的輸出狀態(tài)。下頁上頁首頁a.當S=0，R=0時，送入D1、D2門電路輸入端均為高電平，基本RS觸發(fā)器的狀態(tài)保持不變；b.當S=0，R=1時，送入D1

為高電平，送入D2門電路輸入端為低電平，基本RS觸發(fā)器的狀態(tài)為0狀態(tài)，即同步RS觸發(fā)器置0；c.當S=1，R=0時，送入D1

為低電平，送入D2門電路輸入端為高電平，基本RS觸發(fā)器的狀態(tài)為1狀態(tài)，即同步RS觸發(fā)器置1；d.當S=1，R=1時，送入D1

、D2門電路輸入端為低電平，基本RS觸發(fā)器的狀態(tài)為不定狀態(tài)，即同步RS觸發(fā)器輸入端不能同時為高電平，必須確保RS=0的約束條件。下頁上頁首頁

（3）同步RS觸發(fā)器的功能描述方法1）狀態(tài)真值表及簡明真值表

同步RS觸發(fā)器的狀態(tài)真值表如表8-4所示，表8-5是其簡明真值表。QnRSQn+1功能00010001保持00110111置“1”01011000置“0”011111－－不定RSQn+100011011Qn10－表8-4同步RS觸發(fā)器狀態(tài)真值表表8-5簡明真值表2）特征方程

由表8-4求出同步RS觸發(fā)器特征方程，考慮R=S=1輸入時，會帶來輸出狀態(tài)紊亂，故應該嚴禁這種輸入，即：Qn+1=S+QnS·R=0（約束條件）下頁上頁首頁3）激勵表及激勵圖

同步RS觸發(fā)器的激勵表如表8-6所示，激勵圖如圖8-5所示。下頁上頁首頁Qn→Qn+1

0

0×

10

11

01

00

11

11

×表8-6同步RS激勵表

圖8-5激勵圖4）時序圖同步RS觸發(fā)器的時序圖，如圖8-6所示。下頁上頁首頁圖8-6同步RS觸發(fā)器時序圖3.主從觸發(fā)器

主從觸發(fā)器是克服空翻現象的一種電路，它的示意圖如圖8-7所示。主觸發(fā)器接收外加信號，它的輸出作為從觸發(fā)器的輸入，而從觸發(fā)器的輸出則作為整個觸發(fā)器的最終輸出。主從觸發(fā)器均是鐘控觸發(fā)器，因此它們工作與否取決于CP信號。圖8-7主從觸發(fā)器示意圖

當CP由0跳變到1期間，打開主觸發(fā)器的導引門，同時關閉從觸發(fā)器導引門。主觸發(fā)器接收外加信號，它的輸出只能在從觸發(fā)器門口等待。由于從觸發(fā)器此時被關閉，故輸出沒有變化。下頁上頁首頁

當CP由1跳變到0期間，關閉主觸發(fā)器的導引門，拒絕接收外加信號，主觸發(fā)器的輸出不變。但此時從觸發(fā)器的導引門卻被打開，原等在門口的信號（主觸發(fā)器的輸出）確定了從觸發(fā)器的輸出，即整個觸發(fā)器輸出狀態(tài)只在CP的下降沿時才能確定。

綜上所述，在一個完整的CP作用下，整個觸發(fā)器狀態(tài)只翻轉了一次，克服了空翻現象。下頁上頁首頁

（1）主從RS觸發(fā)器1）電路組成

圖8-8（a）所示電路是由兩個鐘控RS觸發(fā)器和一個非門組成的主從RS觸發(fā)器，其中D5～D8門組成了主觸發(fā)器，D1～D4門組成了從觸發(fā)器，CP信號除直接加到主觸發(fā)器外，還經過D9門反相后加到從觸發(fā)器。圖8-8（b）是主從RS觸發(fā)器邏輯符號，符號中CP端小圈的含義表示下降沿觸發(fā)。2）主從RS觸發(fā)器工作過程a.當CP由0跳變到1時（CP=1），=0，打開主觸發(fā)器導引門，D7門、D8門接收輸入信號，主觸發(fā)器輸出信號。=S+R·S=0

信號只能在從觸發(fā)器門口等待。由于從觸發(fā)器被關閉，輸出端仍保持原狀態(tài)。下頁上頁首頁b.CP由1跳回0時（CP=0），=1，主觸發(fā)器關閉，從觸發(fā)器打開，開始接收在CP=1期間等待在從觸發(fā)器門口的信號，從而更新了從觸發(fā)器的狀態(tài)，即有：Qn+1=S+QnS·R=0

主從RS觸發(fā)器的狀態(tài)真值表、簡明真值表、特征方程與激勵表（激勵圖）與同步RS觸發(fā)器相同。下頁上頁首頁

（2）主從JK觸發(fā)器1）電路組成

主從JK觸發(fā)器如圖8-9（a）所示，它與主從RS觸發(fā)器比較，只要將主從R-S的Q和

反引到D7門、D8門的輸入端，并將S端改稱J端，R端改為K端，即變成主從JK觸發(fā)器。下頁上頁首頁圖8-9主從JK觸發(fā)器

大家知道，主從RS觸發(fā)器的R、S不能同時為1，否則輸出狀態(tài)可能會出現不定現象。如果采用了Q和

互補特點，把Q與

信號反引到輸入端，那么主觸發(fā)器導引門的輸出，在CP=1期間就不可能同時輸出1，避免了輸出狀態(tài)的不定。圖8-9（b）是JK觸發(fā)器的邏輯符號。下頁上頁首頁2）工作原理

當CP=0時：主觸發(fā)器始終關閉，根本不接受外加信號，故輸出狀態(tài)肯定不會改變，即：

Qn+1=Qn

當CP=1時：a.當J=K=0時，它和CP=0作用完全一樣，輸出狀態(tài)不會改變，即具有保持功能。下頁上頁首頁b.當J=0，K=1時，設原狀態(tài)Qn=1（=0），當CP上跳到1時，打開主觸發(fā)器，接收J=0，K=1信號，使=0（=1），在從觸發(fā)器門口等待；當CP由1下降到0時，打開從觸發(fā)器接收

、

信號，使Qn+1==0，==1。又設原狀態(tài)Qn=0（=1），由于主觸發(fā)器的導引門始終被封鎖（J=0鎖住D7門，Qn=0封鎖D8門），故觸發(fā)器狀態(tài)不變Qn+1=0。通過以上分析可知，不論原狀態(tài)是1還是0，當J=0，K=1輸入時，在CP作用下，最終狀態(tài)總是為0態(tài)，具有置0功能。下頁上頁首頁c.當J=1，K=0時，與J=0，K=1正好相反，無論原狀態(tài)如何，當J=1，K=0輸入時，在CP作用后，最終的狀態(tài)為1，具有“置1”功能。下頁上頁首頁d.當J=1，K=1時，設原狀態(tài)Qn=0（=1），當CP=1期間，D8門被Qn=0鎖住，R=1，D7門打開，S=0，主觸發(fā)器狀態(tài)為=1，=0，在從觸發(fā)器門口等待，當CP下跳時，打開從觸發(fā)器，接收

=1，=0，使從觸發(fā)器狀態(tài)Qn+1=1。又設原狀態(tài)Qn=1（=0），當CP=1期間，D7門被Qn=0鎖住，S=1，而D8門打開，R=0，主觸發(fā)器狀態(tài)=0，=1，待在從觸發(fā)器門口；當CP下跳時，打開從觸發(fā)器，接收

=0，=1，信號，使從觸發(fā)器狀態(tài)Qn+1=0。

綜上分析可知道，當輸入J=K=1，在CP作用下，新狀態(tài)總是和原狀態(tài)相反，這種功能稱為計數功能。下頁上頁首頁3）功能總結a.狀態(tài)真值表及簡明真值表

主從JK觸發(fā)器狀態(tài)真值表如表8-7所示，簡明真值表如表8-8所示。下頁上頁首頁QnJKQn+1功能00010001保持00110100置001011011置101111110計數表8-7JK觸發(fā)器狀態(tài)表J

KQn+10

00

1101

1Qn01表8-8JK簡明真值表b.特征方程

由表8-7寫出主從JK觸發(fā)器的特征方程：

c.激勵表及激勵圖

激勵表如表8-9所示，圖8-10所示為JK觸發(fā)器的激勵圖。Qn→Qn+1JK0

00×0

11×1

0×11

1×0表8-9J-K觸發(fā)器激勵表圖8-10JK觸發(fā)器激勵圖d.時序圖

圖8-11是主從JK觸發(fā)器的時序圖。下頁上頁首頁圖8-11主從JK觸發(fā)器時序圖4.邊沿觸發(fā)器

邊沿觸發(fā)器只在時鐘脈沖信號CP邊沿到來時刻接受輸入信號，其次態(tài)僅取決于CP的上升沿或下降沿到來時刻輸入信號的狀態(tài)，而在CP變化前后，輸入信號狀態(tài)變化對觸發(fā)器的次態(tài)都不產生影響，從而提高了觸發(fā)器工作的可靠性和抗干擾能力。邊沿觸發(fā)器有上升沿觸發(fā)和下降沿觸發(fā)。下頁上頁首頁(1)邊沿型JK觸發(fā)器1）電路組成

邊沿型JK觸發(fā)器的邏輯圖如圖8-12（a）所示，它由兩個與或非門（門1、門2）構成基本RS觸發(fā)器，門3和門4是基本R-S觸發(fā)器的導引門。

D、

D為異步輸入端，不受CP狀態(tài)的限制。圖8-12（b）是邊沿型JK觸發(fā)器的邏輯符號。

D、

D端的小圈表示低電平有效，CP端小圈表示CP下降沿觸發(fā)。圖8-12邊沿型J-K觸發(fā)器（74LS112）

邏輯圖及邏輯符號2）工作原理

正常時，

、

均為1，在CP=1期間，

，

，故狀態(tài)保持不變。其中，

，

。

當CP下降沿到達時，由于D3、D4的平均延遲時間比基本RS觸發(fā)器的平均延遲時間長，在觸發(fā)器狀態(tài)轉換完成之前，D3、D4的輸出S、R將保持不變。CP=0時，基本RS觸發(fā)器的特征方程：

同時D3、D4被CP=0封鎖，J、K的變化不會引起觸發(fā)器再發(fā)生狀態(tài)改變。下頁上頁首頁

通過上述分析，在CP=1期間，無論J、K取值怎樣變化，它只能影響導引電路的輸出，不能改變觸發(fā)器的狀態(tài)，只有當CP下降沿到達時，觸發(fā)器狀態(tài)才會根據J、K、Qn的取值進行狀態(tài)更新，獲得新狀態(tài)。

邊沿JK觸發(fā)器的功能和主從JK觸發(fā)器功能一樣。下頁上頁首頁(2)維持阻塞D觸發(fā)器1）電路組成

維持阻塞D觸發(fā)器邏輯電路如圖8-13（a）所示，圖8-13（b）所示是維持阻塞D觸發(fā)器的符號。下頁上頁首頁2）工作原理a.D=0時：

當CP=0期間，D3和D4均關閉，因為D=0，D6被封鎖，Y6=1，D5在Y6=Y3=1的作用下被打開，Y5=0；當CP由0跳變到1時，D4輸出Y4==0。Y4=0有兩個作用：其一，使觸發(fā)器置0；其二，Y4=0通過置0維持線封鎖D6，使Y6=1，那么任憑D信號發(fā)生變化，Y0始終為1，這樣在CP=1期間，保證了Y4=0，即維持了0狀態(tài)。另外，Y6=1使Y5=0，維持Y3=1。下頁上頁首頁b.當D=1時：

當CP=1期間，Y3=Y4=1，因為D=1，Y6=1，Y5=1，當CP由0跳到1時，Y4=1，Y3==0。Y3=0有三個作用：其一，使觸發(fā)器置若罔聞；其二，通過置0阻塞線保證Y4=1；其三，通過置1維持線鎖住D5，這樣D的變化不會影響Y6=1這個結果。

綜上所述：在CP上升沿到來時，若D=0，觸發(fā)器狀態(tài)為0；若D=1，觸發(fā)器狀態(tài)為1，故有時稱D觸發(fā)器為數字跟隨器。即D觸發(fā)器的特征方程：下頁上頁首頁3）功能總結a.狀態(tài)真值表及其簡明真值表。

表8-10是D觸發(fā)器的狀態(tài)真值表，表8-11為D觸發(fā)器的簡明真值表。下頁上頁首頁QnDQn+1001101100110DQn+10101表8-10D觸發(fā)器狀態(tài)真值表表8-11D觸發(fā)器簡明真值表b.激勵表及激勵圖D觸發(fā)器的激勵表如表8-12所示，激勵圖如圖8-14所示。下頁上頁首頁

Qn

→Qn+1D0

00

1101

10101表8-12D觸發(fā)器激勵表圖8-14D觸發(fā)器激勵圖c.時序圖D觸發(fā)器的時序圖如圖8-15所示。下頁上頁首頁圖8-15D觸發(fā)器時序圖

(3)T觸發(fā)器

如果將JK觸發(fā)器的J、K兩端相連接，連接后的輸入端稱為T端，就構成了T觸發(fā)器，因此可根據JK觸發(fā)器的工作過程，寫出其邏輯功能。1）特征方程下頁上頁首頁2）狀態(tài)真值表及簡明真值表

表8-13為T觸發(fā)器狀態(tài)真值表，表8-14為簡明真值表。下頁上頁首頁T000011101110T01表8-13T觸發(fā)器狀態(tài)真值表

表8-14T觸發(fā)器簡明真值表3）激勵表及激勵圖

表8-15所示為T觸發(fā)器的激勵表，圖8-16所示為T觸發(fā)器激勵圖。下頁上頁首頁Qn→Qn+1T000011101110表8-15T觸發(fā)器激勵表圖8-16激勵圖4）時序圖T觸發(fā)器的時序圖如圖8-17所示。下頁上頁首頁圖8-17T觸發(fā)器時序圖8.2相關知識8.2.2計數器總目錄下頁

能夠實現計數功能的電路稱為計數器。它是應用最為廣泛的典型時序電路，是現代數字系統(tǒng)中不可缺少的組成部分。它不僅用于對脈沖計數，還可用于定時、分頻、數字運算等工作。

計數器種類很多，按對脈沖計數值增減分為：加法計數器、減法計數器和可逆計數器。8.2.2計數器下頁上頁首頁

按照計數器中各觸發(fā)器計數脈沖引入時刻分為：同步計數器、異步計數器。若各觸發(fā)器受同一時鐘脈沖控制，其狀態(tài)更新是在同一時刻完成，則為同步計數；反之，則為異步計數器。

按照計數器循環(huán)長度可分為：二進制計數器、八進制計數器、十進制計數器、十六進制計數器、N進制計數器等。也就是不同的計數長度。下頁上頁首頁

1.同步集成計數器

由于同步計數器的時鐘脈沖同時觸發(fā)計數器中所有觸發(fā)器，各觸發(fā)器狀態(tài)更新是同步的，所以工作速度快，工作頻率高。

（1）同步二進制計數器

同步二進制計數器一般由JK觸發(fā)器轉換成T觸發(fā)器構成。因為T觸發(fā)器只有兩個功能：當T=1時，具有計數的功能；當T=0時，具有保持的功能，滿足脈沖計數的要求。下頁上頁首頁1）同步二進制加法計數器

同步二進制加法計數器一般由T觸發(fā)器組成，圖8-18所示是四位同步二進制加法計數器邏輯圖，由四個接成T觸發(fā)器和與門組成，CP是輸入計數脈沖，電路靠觸發(fā)器的狀態(tài)來表示輸出脈沖個數，C為進位輸出端。

下頁上頁首頁圖8-18四位同步二進制加法計數器首先根據電路圖寫出各觸發(fā)器的驅動方程：下頁上頁首頁

將狀態(tài)方程代入JK觸發(fā)器的特征方程中

即可得到電路的輸出方程：

下頁上頁首頁○○○

根據狀態(tài)方程與輸出方程，可以計算出本電路的狀態(tài)表如表8-16所示

設計數器電路初始狀態(tài)為“0000”，根據狀態(tài)表所列狀態(tài)變化，可以得到如圖8-19所示的狀態(tài)圖。

下頁上頁首頁圖8-19狀態(tài)圖

根據狀態(tài)表，可以畫出電路的工作時序圖，如圖8-20所示。

下頁上頁首頁圖8-20時序圖

由圖8-19所示狀態(tài)圖可見，圖8-18電路中每一位均以二進制加法對脈沖計數，因此是四位二進制加法計數器。每來一個脈沖計數器自動加1，按0000→0001→0010→0011……→1111→0000規(guī)律循環(huán)。該計數器n=4，N=24=16，可記錄（N-1）=15個脈沖。在第16個脈沖到來時，計數器返回至初態(tài)0000，且C==1，產生一個進位脈沖n位計數器的計數長度為2n。

下頁上頁首頁

由圖8-20不難看出，第一級觸發(fā)器F0來一個CP脈沖，狀態(tài)翻轉一次，輸出Q0的頻率為CP脈沖的1/2，第二級觸發(fā)器F1來兩個CP脈沖，狀態(tài)翻轉一次，輸出Q1的頻率為CP脈沖的1/4……依此類推，第n+1級觸發(fā)器輸出信號頻率為CP脈沖1/2n也就是說，每經過一級觸發(fā)器，輸出信號頻率降低1/2，這就是計數器的分頻作用。下頁上頁首頁2）同步二進制減法計數器

如圖8-21所示為四位二進制減法計數器邏輯圖。下頁上頁首頁圖8-21四位同步二進制減法計數器

它與加法計數器相似，除最低位外，其余各觸發(fā)器的輸入端均取自低位觸發(fā)器的

端，借位輸出B為各觸發(fā)器

端輸出相與的結果，從而構成減法計數器電路。

根據電路圖寫出各觸發(fā)器的驅動方程和輸出方程，得到各觸發(fā)器的特征方程?？梢缘玫饺绫?-17四位同步二進制減法計數器的狀態(tài)表。

也可以得到如圖8-22所示狀態(tài)圖。下頁上頁首頁圖8-22四位同步二進制減法計數器狀態(tài)圖

也可以得到圖8-23所示時序圖。下頁上頁首頁圖8-23四位同步二進制減法計數器時序圖（2）同步十進制計數器

我們把二-十進制計數器叫做十進制計數器。二-十進制有多種編碼，這里介紹常用的8421編碼的十進制計數器。1）同步十進制加計數器

圖8-24所示是由四個JK觸發(fā)器和一個進位門構成的同步十進制加法計數器，CP是輸入計數脈沖，C是進位輸出信號。圖8-24同步十進制加法計數器

首先根據電路圖寫出各觸發(fā)器的時鐘方程、驅動方程和輸出方程：

下頁上頁首頁

將狀態(tài)方程代入JK觸發(fā)器的特征方程中即可得到電路的驅動方程：下頁上頁首頁

設

=0000，根據狀態(tài)方程與輸出方程，可以計算出本電路的狀態(tài)表如表8-18所示

根據表8-18狀態(tài)轉換表畫出電路狀態(tài)圖和時序圖，分別見圖8-25和圖8-26。下頁上頁首頁

圖8-25同步十進制加法計數器狀態(tài)圖下頁上頁首頁圖8-268421碼十進制加法計數器時序圖2）同步十進制減計數器

圖8-27所示為同步十進制減計數器，分析方法同上，不再重復。

下頁上頁首頁圖8－27同步十進制減計數器2.異步計數器

（1）異步二進制計數器1）異步二進制加法計數器

在T觸發(fā)器中，T1時，為只有翻轉功能的T＇觸發(fā)器，只要有效時鐘脈沖到來就翻轉。把T＇觸發(fā)器串接起來，便可構成n位二進制異步計數器。下頁上頁首頁

圖8-28所示為三位異步二進制加法計數器邏輯圖，由三級T＇觸發(fā)器組成。Q為各觸發(fā)器的輸出端，C為進位輸出。下頁上頁首頁圖8-28三位異步二進制加法計數器

根據T＇觸發(fā)器的翻轉規(guī)律即可畫出一系列CP脈沖信號作用下各輸出端波形時序圖如圖8-29所示。下頁上頁首頁圖8-29三位異步二進制加法計數器時序圖

根據時序圖可以列出電路的狀態(tài)轉換表，畫出狀態(tài)圖，如圖8-30所示。

下頁上頁首頁圖8-30三位異步二進制加法計數器狀態(tài)圖2）異步二進制減法計數器

圖8-31所示的是由T＇觸發(fā)器構成的。三位異步二進制減法計數器邏輯圖。與加法計數器比較，它們在結構上很相似，都是將低位觸發(fā)器的輸出端接到高位觸發(fā)器的CP端，不同的是，加法計數器的Q端接高位觸發(fā)器的CP端，而減法計數器是以低位觸發(fā)器的

端接高位觸發(fā)器的CP端。

圖8-31三位異步二進制減法計數器邏輯圖

異步二進制減法計數器的分析方法不作贅述。表8-19為圖8-31的功能表，圖8-31和圖8-32分別為圖8-31的狀態(tài)圖和波形圖。

表8-19三位異步二進制減法計數器功能表

圖8-32三位異步二進制加法計數器狀態(tài)圖圖8-32三位異步二進制加法計數器時序圖

（2）異步十進制計數器1）異步十進制加法計數器

圖8-33所示為異步十進制加法計數器邏輯圖。它由四個JK觸發(fā)器和兩個與非門構成，CP是輸入計數脈沖，C是進位信號，

是復位端。圖8-33異步十進制加法計數器邏輯圖

首先根據電路圖寫出各觸發(fā)器的時鐘方程、驅動方程和輸出方程：

時鐘方程：

驅動方程：

輸出方程：

下頁上頁首頁

將狀態(tài)方程代入JK觸發(fā)器的特征方程中即可得到電路的驅動方程：CP下降沿有效

下降沿有效

下降沿有效

下降沿有效

下頁上頁首頁

設=0000，依次代入狀態(tài)方程組和輸出方程，計算結果列于表8-20計算時要注意狀態(tài)方程組中，每個方程式的有效時鐘條件。表8-20異步十進制加法計數器狀態(tài)表

根據狀態(tài)表畫出狀態(tài)圖如圖8-34所示。下頁上頁首頁圖8-34異步十進制加法計數器狀態(tài)圖

根據狀態(tài)表畫時序圖如圖8-35所示。下頁上頁首頁圖8-35異步十進制加法計數器時序圖2）異步十進制減法計數器

圖8-36為異步十進制減法計數器的邏輯圖，異步十進制減法計數器的分析方法與異步十進制加法計數器相同。下頁上頁首頁圖8-36異步十進制減法計數器3.常用集成計數器

計數器的應用非常廣泛，可應用于各種數字運算、測量、控制及信號產生電路中。目前，各種不同功能的計數器已經做成中規(guī)模集成電路，并逐步取代了觸發(fā)器組成的計數器。中規(guī)模集成計數器常用的定型產品有4位二進制計數器、十進制計數器等。下頁上頁首頁

（1）同步二進制加法計數器74LS16174LS161可預置同步二進制加法計數器，以74LS161為例作以介紹，圖8-37所示為集成4位同步二進制計數器74LS161相關電路圖，其具有異步清零、同步并行置數、同步二進制加法計數、保持的功能。

圖中

是輸入計數脈沖，也就是加到各個觸發(fā)器時鐘輸入端的時鐘脈沖；

是清零端；

是置數端；

和

是計數器工作狀態(tài)控制端；

是并行輸入數據端；

是進位信號輸出端；

是計數器狀態(tài)輸出端。下頁上頁首頁74LS161具有下列功能如下：1）異步清零功能。當=0時，不管其他輸入信號為何狀態(tài)，計數器直接清零，與CP脈沖無關。2）同步并行置數功能。當=1、=0時，在

上升沿到達時，不管其他輸入信號為何狀態(tài)，并行輸入數據

進入計數器，使

，即完全成了并行置數功能。而如果沒有

上升沿到達，盡管=0，也不能使預置數據進入計數器。

3）同步二進制加法計數功能。當==1時，若

==1，則計數器對

脈沖按照自然二進制碼循環(huán)計數（

上升沿翻轉）。當計數狀態(tài)達到1111時，=1，產生進位信號。4）保持功能。當==1，若·=0，則計數器將保持原來狀態(tài)不變。對于進位輸出信號有兩種情況：若

，則=0；若

，則

。

集成計數器74LS163除了采用同步清零方式外，即當

=0時，只有在CP脈沖上升沿到來時計數器才清零。其邏輯功能、計數工作原理和引出端排列與74LS161沒有區(qū)別。下頁上頁首頁（2）集成4位同步十進制計數器74LS16074LS160與74LS161引腳排列圖完全一樣，但是74LS160為4位同步十進制計數器，管腳功能可以參考74LS161使用即可。利用異步清零端

和同步置數端

也可以設計小于10的任意進制計數器，請讀者自行分析，設計。下頁上頁首頁

（3）異步二－五－十進制計數器74LS90

圖8-38是異步二－五－十進制計數器74LS90的引腳圖。由圖可知該電路有兩個脈沖信號輸入端CP0、CP1，R01、R02為清零控制端，S91、S92為置9控制端，均為高電平有效，其中置9功能的優(yōu)先等級高于清零控制端。

為輸出端，高低位的區(qū)分由芯片外圍電路決定的。圖8-3874LS90異步二－五－十

進制計數器引腳圖

該電路的邏輯功能如下：

（1）直接清零：當R01＝R02＝1，S91與S92中有一個為0時，各觸發(fā)器同時清零，計數器實現異步清零功能。

（2）異步置9：當S91＝S92＝1，R01與R02中有一個為1時，可使計數器實現異步置9的功能，根據芯片外圍電路連接不同，又有8421和5421之分。

（3）計數：當R01＝R02＝0，S91＝S92＝0，根據CP0、CP1不同的接法，對輸入計數脈沖可進行二－五－十進制計數。下頁上頁首頁

若在CP0端輸入計數脈沖，

作為輸出，可實現一位二進制計數（即模2計數）功能。

若在CP1端輸入計數脈沖，

作為輸出，即可實現五進制計數的功能。

若在CP0端輸入計數脈沖，并將

和CP1連接，

輸出，其中

最高位，

最低位，則可實現8421BCD碼計數器的功能。下頁上頁首頁8421BCD碼十進制加法計數器見圖8-39（a）所示。若在CP1端輸入計數脈沖，并將

和CP0連接，

輸出，其中

最高位，

最低位，則可實現5421BCD碼計數器的功能。5421BCD碼十進制加法計數器見圖8-39(b)所示。下頁上頁首頁圖8-39用74LS90構成的十進制加法計數器3.集成計數器構成N進制計數器方法

集成計數器功能全，除上述用于計數外，還設有異步清零、予置數和保持等功能，因而廣泛應用。同時，中規(guī)模集成電路設置多個輸入端，主要用于功能擴展。

常見的集成計數器，一般為二進制（多位二進制）和十進制計數器，若要構成任意進制，即N進制，如五進制、七進制、十二進制等模數（進制數）不等于2n的計數器，通常采用以下幾種方法。下頁上頁首頁

（1）反饋清零法

反饋清零法是將原為M進制的計數器，利用計數器的異步置零端。當計數器從初始置零狀態(tài)計入N個計數脈沖后，將N的二進制狀態(tài)反饋至置0端，使計數器強制清零、復位，再開始下一計數循環(huán)。計數器跳過（M-N）個狀態(tài)，得到N進制計數器（M>N）。下頁上頁首頁

例8-1采用反饋清零法，利用74LS161構成十進制計數器。

解：由于M＝10，所以電路應該實現到第10個脈沖到來時，計數器要結束一次有效循環(huán)，又考慮到74LS161異步清零端

為低電平有效，且是異步清零，故反饋電路的輸出簡化表達式為

，由此，可得到模10計數器的連線圖，如圖8-40所示。下頁上頁首頁圖8-40利用異步清零端構成的十進制計數器例8-2采用反饋清零法，利用74LS90構成六進制計數器。

解：用反饋歸零法設計8421BCD碼六進制和5421BCD碼六進制計數器，由于74LS90實現異步清零的功能，且R01、R02高電平為有效邏輯信號，所以要實現8421BCD碼六進制應在構成8421BCD碼十進制電路的基礎上，選擇

經過與門接到清零控制端上即可，見圖8-41（a）所示。下頁上頁首頁

同樣，要實現5421BCD碼六進制應在構成5421BCD碼十進制電路的基礎上，選擇

經過與門接到清零控制端上即可，見圖8-41（b）所示。

下頁上頁首頁

（2）反饋置數法

采用反饋置數法構成N進制計數器電路，計數器必須具有預置數功能。其方法是：利用予置數功能端，使計數過程中，跳過（M-N）個狀態(tài)，強行置入某一設置數，當下一個計數脈沖輸入時，電路從該狀態(tài)開始下一循環(huán)。下頁上頁首頁

例8-3采用反饋置數法，利用74LS161構成十進制計數器。

解：圖8-42是用反饋置數法構成的十進制計數器，由于74LS161的置數端

為低電平有效，且是同步置數。故應選擇

通過與非門反饋到

端以實現十進制計數器。下頁上頁首頁圖8-42利用同步置數法構成的十進制計數器

例8-4采用反饋置數法，利用74LS191構成十進制計數器。

解：74LS190和74LS191是單脈沖4位同步加/減可逆計數器，其中74LS190為8421BCD碼十進制計數器，74LS191為BCD碼十六進制計數器，兩者的引腳排列圖和引腳功能完全一樣。

需要指出的是正脈沖輸出端CO/BO及負脈沖輸出端

，二者在加計數到最大計數值時或減到零時，都發(fā)出脈沖信號；不同之處是，CO/BO端發(fā)出一個與輸入時鐘相等且同步的正脈沖，

端發(fā)出一個與脈沖信號低電平時間相等且同步的負脈沖。下頁上頁首頁

用74LS191的CO/BO輸出端通過門電路反饋到

端，改變預置輸入數據，就可以改變計數器的模M（分頻數）。用一片74LS191和門電路構成十進制加法計數器，如圖8-43所示。預置數N＝1111－1010＝0101。當計數器計數到暫態(tài)1111瞬間，CO/BO＝1，

＝0，計數器立即再次裝入0101，計數器這樣在0101～1110之間循環(huán)計數。圖8-43M=10的加法計數器

（3）級聯法

把集成計數器級聯起來擴展容量，一般都設置有級聯用的輸入端和輸出端，只要正確把它們連接起來，便可得到容量更大的計數器。例如，如果把一個N1進制和一個N2進制計數器級聯起來，便可構成N=N1×N2進制計數器。多片集成計數器級聯方式有串聯進位式和并聯進位式兩種。下頁上頁首頁

例8-5數字鐘的分、秒都是60進制計數器構成，用兩片74LS161構成的60進制加法計數器。

解：下面分別采用串聯進位式（圖8-44）和并聯進位式（圖8-45），采用反饋清零法，設計出60進制計數器。如果將計數器輸出端Q3Q2Q1Q0依次從高到低位與顯示譯碼器的輸入端A3A2A1A0相連，即可實現計數顯示器。下頁上頁首頁圖8-41串聯進位式2位十進制計數器接線圖下頁上頁首頁圖8-42并聯進位式2位十進制計數器接線圖

例8-6用2片74LS190附加門電路構成8421BCD碼六十進制的同步加法計數器

解：電路如圖8-46所示，其中個位計數器74LS190的

＝1處于無效狀態(tài)，

＝

＝0處于加計數狀態(tài)，故個位計數器可以完成十進制加法計數；十位計數器74LS190的

＝0，

＝,只要計數狀態(tài)不處于0110，

都等于1，十位計數器能否計數，要看

的狀態(tài)。圖8-46M=60的同步加法計數器

當個位計數器計數到1001時，=0，十位計數器的

＝0處于有效狀態(tài)，因此在下一個時鐘脈沖作用下，個位負零，十位計數器加1計數。當計數器計數到十進制的60的瞬間，十位計數器的

＝0，于是十位計數器置零，整個計數器復位。計數器的運行狀態(tài)為十進制數（0～59）。

對于74LS191也可利用輸出端的不同組合通過門電路反饋到

端，從而構成從零開始的加法計數器，構成方法與74LS190大致相同。下頁上頁首頁8.2相關知識8.2.3寄存器總目錄下頁

寄存器是數字系統(tǒng)中常見的主要部件，寄存器是用來存入二進制數碼或信息的電路，由兩個部分組成，一個部分為具有記憶功能的觸發(fā)器，另一個部分是由門電路組成的控制電路。按照功能的不同，可將寄存器分為數據寄存器和移位寄存器兩大類。數據寄存器只能并行送入數據，需要時也只能并行輸出。移位寄存器中的數據可以在移位脈沖作用下依次逐位右移或左移，數據既可以并行輸入、并行輸出，也可以串行輸入、串行輸出，還可以并行輸入、串行輸出，串行輸入、并行輸出，十分靈活，用途也很廣。8.2.3寄存器下頁上頁首頁

寄存器是利用觸發(fā)器置0、置1和不變的功能，把0和1數據存入觸發(fā)器中，以Q端的狀態(tài)代表存入的數據，例如存入1，Q=1；存入0，Q=0。每個觸發(fā)器能存放一位二進制代碼，存放N位數據就應具有N個觸發(fā)器。控制電路的作用是保證寄存器能正常存放數據。下頁上頁首頁1.基本寄存器

圖8-47所示為用D觸發(fā)器構成的4位二進制數據寄存器，當接收脈沖CP有效時只要一拍就完成接收代碼的功能，即能將輸入數據D3D2D1D0直接存入觸發(fā)器，變?yōu)椋?/p>

。此后這一狀態(tài)將保持下去，一直到CP的下一個上升沿到來為止。這就相當于將D3D2D1D04個數據暫時寄存在這一基本寄存器中。圖8-44用D觸發(fā)器構成的4位二進制基本寄存器

由于這一電路只需一步操作就能完成數據寄存的全過程，所以稱這種方式為單拍工作方式。而雙拍工作方式是在數據存入寄存器之前，必須先進行清零工作，把以前存儲的數據清除之后，才能進行置數操作。目前應用較多的是單拍工作方式。

目前常用的中規(guī)模集成4位基本寄存器主要是由多個邊沿D觸發(fā)器組成的觸發(fā)型寄存器，如74LS171（4D）、74LS171（6D）、74LS175（4D）、74LS273（8D）等。下頁上頁首頁

圖8-48分別給出集成基本寄存器74LS175的邏輯電路圖和引腳排列圖。圖8-48集成基本寄存器74LS175邏輯電路圖和引腳排列圖

其中RD是異步清零控制端。在往寄存器中寄存數據或代碼之前，必須先將寄存器清零,否則有可能出錯。1D～4D

是數據輸入端,在CP

脈沖上升沿作用下，1D～4D端的數據被并行地存入寄存器。輸出數據可以并行從1Q～4Q端引出，也可以并行從1～4

端引出反碼輸出。

上面介紹的寄存器只有寄存數據或代碼的功能。有時為了處理數據，需要將寄存器中的各位數據在移位控制信號作用下，依次向高位或向低位移動1位。具有移位功能的寄存器稱為移位寄存器。下頁上頁首頁2.移位寄存器

移位寄存器和基本寄存器不同，移位寄存器不僅能存儲數據，而且具有移位的功能。照數據移動的方向，可分為單向移位和雙向移位.而單向移位又有左移和右移之分。移位寄存除了接受、存儲、輸出數據外，同時還能將其中寄存器的數據按一定方向進行移動。移位寄存器有單向和雙向移位寄存器之分。下頁上頁首頁

（1）單向移位寄存器

單向移位寄存器只能將寄存的數據在相鄰位之間單方向移動。按移動方向分為左移位寄存器和右移位寄存器兩種類型。圖8-49所示是用邊沿D觸發(fā)器構成的單向移位寄存器，其特征為移位寄存器的個數決定了存儲單元的個數；各個存儲單元受統(tǒng)一個時鐘信號的控制，即電路工作是同步的，屬于同步時序電路。圖8-49用邊沿D觸發(fā)器構成的單向移位寄存器

假設各個觸發(fā)器的起始狀態(tài)均為0，根據時序邏輯電路功能分析的步驟，得

時鐘方程：

驅動方程：

觸發(fā)器特征方程為：

將對應驅動方程分別代入D觸發(fā)器特征方程，進行化簡變換可得狀態(tài)方程：

下頁上頁首頁

根據假定電路初態(tài)，在某一時刻電路輸入數據D在第一、二、三、四個CP脈沖時依次為1、0、1、1，根據狀態(tài)方程可得到對應的電路輸出D3D2D1D0的變化情況，如表8-21所示。CP輸入數據D右移移位寄存器輸出Q3Q2Q1Q0000000111000200100311010411101表8-21右移移位寄存器輸出變化

在確定該時序電路的邏輯電路功能時，由時鐘方程可知該電路是同步電路。

從表8-21可知，在右移移位寄存器電路中，隨著CP脈沖的遞增，觸發(fā)器輸入端依次輸入數據D，稱為串行輸入，輸入一個CP脈沖，數據向右移位一位。輸出有兩種方式：數據從最右端Q0依次輸出，稱為串行輸出；由Q3Q2Q1Q0端同時輸出，稱為并行輸出。串行輸出需要經過八個CP脈沖才能將輸入的四個數據全部輸出，而并行輸出只需四個CP脈沖。時序圖如圖8-50所示。下頁上頁首頁下頁上頁首頁圖8-47時序圖

（2）雙向移位寄存器

以圖8－51中觸發(fā)器FF0、FF1為例，其數據輸入端D的邏輯表達式分別為:

下頁上頁首頁圖8-51D觸發(fā)器構成的雙向移位寄存器

當S=1時，D0＝DSR，D1=Q0，即FF0的D0端與右移串行輸入端DSR接通，FF1的D1端與Q0接通，在時鐘脈沖CP

作用下，由DSR端輸入的數據將作右向移位；反之，當S=0時，D0＝Q1

，D1＝Q2，在時鐘脈沖CP作用下，Q2、Q1的狀態(tài)將作左向移位。同理，可以分析其他兩位觸發(fā)器間的移位情況。當S=1時，數據作右向移位；當S=0時，數據作左向移位?？蓪崿F串行輸入-串行輸出（由DOR

或DOL

輸出）、串行輸入-并行輸出工作方式（由Q3～Q0

輸出）。下頁上頁首頁3.集成移位寄存器的應用

（1）實現數據傳輸方式的轉換

在數字電路中，數據的傳送方式有串行和并行兩種，而移位寄存器可實現數據傳送方式的轉換。如圖8-52所示，寄存器74LS194既可將串行輸入轉換為并行輸出，也可將串行輸入轉換為串行輸出。下頁上頁首頁圖8-52串并轉換

（2）構成移位型計數器1）環(huán)形計數器

環(huán)形計數器是將單向移位寄存器的串行輸入端和串行輸出端相連，構成一個閉合的環(huán)，如圖8-53(a)所示。實現環(huán)形計數器時，必須設置適當的初態(tài)，假設電路初態(tài)為0100且輸出Q3Q2Q1Q0端初始狀態(tài)不能完全一致（即不能完全為“1”或“0”），這樣電路才能實現計數，狀態(tài)變化如圖8-53（b）所示。圖8-53環(huán)形計數器2）扭環(huán)形計數器

扭環(huán)形計數器是將單向移位寄存器的串行輸入端和串行反相輸出端相連，構成一個閉合的環(huán)。如圖8-54(a)所示。實現扭環(huán)計數器時，不必設置初態(tài)。狀態(tài)變化如圖8-54（b）所示，設初態(tài)為0000，電路狀態(tài)循環(huán)變化，循環(huán)過程包括八個狀態(tài)，可實現8進制計數。此電路可用于彩燈控制電路。

圖8-54扭環(huán)形計數器8.2相關知識總目錄下頁8.2.4555定時器555定時器是一種數字、模擬混合型的中規(guī)模集成電路，功能靈活，使用方便，只要外接少量元件，就可以構成多諧振蕩器、單穩(wěn)態(tài)觸發(fā)器或施密特觸發(fā)器等電路，因而在定時、檢測、控制、報警等方面都有廣泛的應用。由于內部電壓標準使用了三個5K電阻，故取名555電路。其電路類型較多，常用的分類有雙極型（5G555）和CMOS（CC7555）型兩種，二者的結構與工作原理類似，邏輯功能和引腳排列完全相同，易于互換。雙極型的電源電壓VCC＝+5V～+15V，輸出的最大電流可達200mA，CMOS型的電源電壓為+3～+18V。8.2.4

555定時器1.555定時器的結構555定時器主要是與電阻、電容構成充放電電路，并由兩個比較器來檢測電容器上的電壓，以確定輸出電平的高低和放電開關管的通斷。這就很方便地構成從微秒到數十分鐘的延時電路，可方便地構成單穩(wěn)態(tài)觸發(fā)器，多諧振蕩器，施密特觸發(fā)器等脈沖產生或波形變換電路。下頁上頁首頁555定時器的內部結構和引腳排列如圖8-55所示。下頁上頁首頁圖8-55555定時器的內部結構和引腳排列

（1）集成555定時器內部構成1）分壓器

由三個阻值均為5KΩ的電阻串聯構成的分壓器，為電壓比較器A1

和A2提供參考電壓。若控制電壓輸入端（CO端，引腳5）外加控制電壓VCO，則比較器A1

和A2的參考電壓分別為

，

；不加控制電壓時，該引出端不可懸空，一般要通過一個小電容接地，以旁路高頻干擾，這時兩個參考電壓分別為

，

。下頁上頁首頁2）比較器A1

和A2是兩個結構完全相同的高精度電壓比較器，分別由高增益運算放大器構成。比較器A1

的信號輸入端為運放輸入端（

端，引腳6），A1

的同相端接參考電壓

；比較器A2的信號輸入端為運放的同相輸入端（

端，引腳2），A2

的反相輸入端接參考電壓

。下頁上頁首頁3）基本RS觸發(fā)器

兩個與非門構成的基本RS觸發(fā)器，低電平觸發(fā)，比較器A1

和A2的輸出控制基本RS觸發(fā)器的狀態(tài)，也即決定了電路的輸出狀態(tài)，

是基本RS觸發(fā)器的外部復位端，低電平有效。當

＝0時，

，使電路輸出（

端，引腳3）為0。正常工作時

端應接高電平。下頁上頁首頁4）放電晶體管VT

晶體管VT構成放電開關，其狀態(tài)受RS觸發(fā)器

端的控制，當

時，VT截止；當

時，VT飽和導通。此時，放電端（D端，引腳7）如有外接電容，則通過VT放電。由于放電端的邏輯狀態(tài)與輸出

是相同的，故放電端也可以作為集電極開路輸出

。5）輸出緩沖器

由反相器D4構成，其作用是提高定時器的帶負載能力，并隔離負載對定時器的影響。

下頁上頁首頁

（2）集成555定時器各引線端的用途

引腳1：GND為接地端。

引腳2：

為低電平觸發(fā)端，也稱為觸發(fā)輸入端，由此輸入觸發(fā)脈沖。當2端的輸入電壓高于

時，A2的輸出為1；當輸入電壓低于

時，A2的輸出為0，使基本RS觸發(fā)器置1，即

、

。這時定時器輸出=1。

引腳3：

為輸出端，輸出電流可達200mA，因此可直接驅動繼電器、發(fā)光二極管、揚聲器、指示燈等。輸出高電壓約低于電源電壓1~3V。

引腳4：

是復位