數(shù)字電子技術（武漢科技大學）知到智慧樹章節(jié)測試課后答案2024年秋武漢科技大學

數(shù)字電子技術（武漢科技大學）知到智慧樹章節(jié)測試課后答案2024年秋武漢科技大學第一章單元測試

將十進制數(shù)（234）D轉換為十六進制數(shù)是（）。

A:

B:

C:

D:

答案:

8421BCD碼（10010111）BCD對應的十進制數(shù)是（）。

A:（87）D

B:（97）D

C:（141）D

D:（151）D

答案:（97）D

二進制數(shù)（1011）B對應的格雷碼是（）。

A:（1001）G

B:（0110）G

C:（1111）G

D:（1110）G

答案:（1110）G

當變量A,B,C取值分別為110時，計算函數(shù)的值為（）。

A:無法判斷

B:AB

C:1

D:0

答案:0

十進制數(shù)（-20）D的八位補碼是（）。

A:（10010100）D

B:（11101010）H

C:（11101000）B

D:（11101100）H

答案:（11101100）H

以下哪些是邏輯函數(shù)的表達方式。（）

A:波形圖

B:邏輯表達式

C:卡諾圖

D:邏輯電路圖

E:真值表

答案:波形圖

；邏輯表達式

；卡諾圖

；邏輯電路圖

；真值表

與（107.39）D大小相等的數(shù)是（）

A:

B:

C:

D:

E:

答案:

；

；

正數(shù)的反碼，補碼與原碼相同。（）

A:錯B:對

答案:對（0.251）D轉換為小數(shù)點后4位有效數(shù)字的二進制數(shù)是（0.0100）B。（）

A:錯B:對

答案:對同或的邏輯表達式是。（）

A:對B:錯

答案:錯

第二章單元測試

函數(shù)可化簡為（）。

A:

B:

C:

D:

答案:

已知函數(shù)F（A,B,C,D）的卡諾圖如圖所示，則函數(shù)F的最簡與或表達式為（)

A:

B:

C:

D:

答案:

已知，則（）。

A:

B:

C:

D:

答案:

n變量可以構成（）個最小項或最大項。

A:

B:1

C:n

D:

答案:

下列邏輯代數(shù)等式中正確的是（）。

A:

B:

C:

D:

E:

F:

答案:

；

；

最小項具有以下哪些性質（）。

A:任意兩個不同最小項之積為0

B:任意一個最小項，輸入變量有多組取值使其為1

C:最小項不同，使其值為1的輸入變量取值也不同。將原變量換為反變量，反變量換為原變量

D:所有最小項之和為1

答案:任意兩個不同最小項之積為0

；最小項不同，使其值為1的輸入變量取值也不同。將原變量換為反變量，反變量換為原變量

；所有最小項之和為1

最小項具的邏輯相鄰項為（）。

A:

B:

C:

D:

答案:

；

；

；

第三章單元測試

根據(jù)表1所列的三種邏輯門電路的技術參數(shù)，選擇一種工作在高噪聲環(huán)境下的門電路（）。

A:邏輯門

B:邏輯門

C:邏輯門

答案:邏輯門

以下電路中可以實現(xiàn)“線與”功能的有（）。

A:與非門

B:集電極開路門

C:三態(tài)輸出門

答案:三態(tài)輸出門

下列門電路中，（）門的每門功耗最小。

A:CMOS

B:OC

C:TTL

答案:CMOS

CMOS與非門的低電平輸入電流為1mA，高電平輸入電流為20mA，最大灌電流為20mA，最大拉電流為300mA，其扇出系數(shù)為（）。

A:20

B:10

C:15

答案:15

以下哪些屬于CMOS邏輯門電路的重要技術參數(shù)（）。

A:輸入和輸出的高，低電平

B:延遲-功耗積

C:傳輸延遲時間

D:功耗

E:噪聲容限

答案:輸入和輸出的高，低電平

；延遲-功耗積

；傳輸延遲時間

；功耗

；噪聲容限

相比TTL器件，以下是一些關于CMOS邏輯門的說法，正確的是（）。

A:CMOS邏輯門通常會接輸入、輸出保護電路

B:CMOS器件的靜態(tài)功耗較低

C:普通CMOS邏輯門不能實現(xiàn)線與

D:CMOS器件的噪聲容限較小

答案:CMOS邏輯門通常會接輸入、輸出保護電路

；CMOS器件的靜態(tài)功耗較低

；普通CMOS邏輯門不能實現(xiàn)線與

在數(shù)字電路中，MOS管工作在輸出特性的什么區(qū)域（）。

A:可變電阻區(qū)

B:截止區(qū)

C:飽和區(qū)

D:耗盡區(qū)

答案:截止區(qū)

；飽和區(qū)

三態(tài)輸出門電路有三種狀態(tài)，輸出高電平，輸出低電平，高阻態(tài)。（）

A:對B:錯

答案:對若增加電源電壓時，電路的工作速度變快，功耗降低。（）

A:錯B:對

答案:錯當vGS=0時，N溝道耗盡型MOS管中依然存在N型溝道。（）

A:錯B:對

答案:對

第四章單元測試

下圖所示的電路能夠實現(xiàn)的功能是（）。

A:偶校驗

B:編碼

C:譯碼

D:奇校驗

答案:奇校驗

組合邏輯電路設計的一般步驟包括（）。

A:畫出邏輯電路圖

B:邏輯抽象

C:寫出邏輯表達式并化簡

D:列出真值表

答案:畫出邏輯電路圖

；邏輯抽象

；寫出邏輯表達式并化簡

；列出真值表

組合邏輯電路中的競爭現(xiàn)象都會導致冒險的產(chǎn)生。（）

A:錯B:對

答案:錯編碼器CD4532中，當輸出為000時，還需要通過（）端口是否為高電平來判斷是否為正常編碼輸出。

A:EI

B:I7

C:EO

D:GS

答案:GS

1/274x139的邏輯框圖如圖所示，當，時，輸出。（）

A:0011

B:0111

C:1000

D:1100

答案:0111

顯示譯碼器74HC4511正常顯示譯碼時，三個特殊功能輸入端分別應該預置為（）。

A:000

B:111

C:011

D:100

答案:011

要實現(xiàn)3變量的邏輯函數(shù)，可以使用（）加上若干基本邏輯門來實現(xiàn)。

A:4選1的數(shù)據(jù)選擇器

B:8選1的數(shù)據(jù)選擇器

C:8線-3線編碼器

D:3線-8線譯碼器

答案:4選1的數(shù)據(jù)選擇器

；8選1的數(shù)據(jù)選擇器

；3線-8線譯碼器

數(shù)值比較器的擴展方式有串聯(lián)和并聯(lián)兩種，其中并聯(lián)連接方式比串聯(lián)連接方式運行速度快，但需要更多的芯片來構成。（）

A:錯B:對

答案:對半加器在做加法時只考慮了兩個加數(shù)本身，而沒有考慮低位的進位。（）

A:錯B:對

答案:對如圖所示的電路可以將8421BCD碼轉換為（）。

A:余三碼

B:格雷碼

C:5421BCD碼

D:余三循環(huán)碼

答案:余三碼

第五章單元測試

基本鎖存器的約束條件是（）。

A:

B:

C:

D:

答案:

傳輸門控D鎖存器和邏輯門控D鎖存器是兩種邏輯功能不同的鎖存器。（）

A:錯B:對

答案:錯8D鎖存器74HC/HCT373的主要工作模式包括（）。

A:串行輸出

B:讀取操作

C:寫入操作

D:禁止輸出

答案:讀取操作

；寫入操作

；禁止輸出

觸發(fā)器對邊沿敏感，因此抗干擾能力比鎖存器更強。（）

A:錯B:對

答案:對D觸發(fā)器的特性方程是，說明其輸出與現(xiàn)態(tài)無關，不是時序邏輯電路。（）

A:對B:錯

答案:錯下圖是一張（）觸發(fā)器的狀態(tài)圖。

A:T’

B:D

C:T

D:JK

答案:D

T觸發(fā)器的功能包括（）。

A:保持

B:翻轉

C:置1

D:置0

答案:保持

；翻轉

某JK觸發(fā)器的現(xiàn)態(tài)為1，次態(tài)為0，說明其激勵可能是（）。

A:J=0,K=0

B:J=1,K=1

C:J=0,K=1

D:J=1,K=0

答案:J=1,K=1

；J=0,K=1

下圖用D觸發(fā)器構建了一個（）觸發(fā)器。

A:T

B:JK

C:SR

D:T’

答案:T

某觸發(fā)器的特性方程為，這是一個（）觸發(fā)器。

A:T’

B:T

C:SR

D:JK

答案:T’

第六章單元測試

時序邏輯電路的結構特征有（）。

A:一定存在反饋

B:一定含有存儲電路

C:一定含有組合電路

D:一定有獨立輸入和輸出信號

答案:一定存在反饋

；一定含有存儲電路

；一定含有組合電路

結構較復雜、運行速度較快的時序電路廣泛采用同步方式來實現(xiàn)。（）

A:錯B:對

答案:對時序邏輯電路的功能表達方式有（）。

A:轉換表

B:狀態(tài)圖

C:邏輯方程組

D:時序圖

答案:轉換表

；狀態(tài)圖

；邏輯方程組

；時序圖

使用穆爾型輸出代替米利型輸出通常能大大提高電路的抗干擾能力。（）

A:錯B:對

答案:對兩個狀態(tài)互為等價狀態(tài)，則它們一定（）。

A:對任何相同的輸入產(chǎn)生相同的輸出

B:具有相同的實際電路含義

C:可以合并成一個狀態(tài)而不改變輸入-輸出關系

D:對任何相同的輸入產(chǎn)生相同的次態(tài)

答案:對任何相同的輸入產(chǎn)生相同的輸出

；可以合并成一個狀態(tài)而不改變輸入-輸出關系

；對任何相同的輸入產(chǎn)生相同的次態(tài)

關于“一對一”編碼方案的說法中，錯誤的是（）。

A:可以提高電路的工作速度和可靠性

B:可以有效地簡化組合電路

C:使用的觸發(fā)器少

D:編碼方式非常簡單

答案:使用的觸發(fā)器少

雙向移位寄存器的數(shù)據(jù)輸入方式不包括（）。

A:并行輸入

B:串并行組合輸入

C:左移串行輸入

D:右移串行輸入

答案:串并行組合輸入

74LVC163是具有同步清零功能的計數(shù)器，其余功能與74LVC161相同。則此“同步清零”功能是在（）時刻完成的。

A:清零信號低電平

B:清零信號高電平

C:時鐘信號上升沿

D:時鐘信號下降沿

答案:時鐘信號上升沿

若采用反饋異步清零法構建9進制的計數(shù)器，則反饋信號應該根據(jù)（）狀態(tài)來生成。

A:1000

B:0111

C:1001

D:0000

答案:1001

集成同步二進制計數(shù)器74LVC161的TC端口輸出高電平時，說明此時計數(shù)器發(fā)生進位操作。（）

A:錯B:對

答案:錯

第七章單元測試

用555定時器組成施密特觸發(fā)器，當控制電壓端vIc通過0.01uF電容接地，電源電壓為5V，則回差電壓為（）

A:5VB:2.5VC:V

D:

答案:下列器件中沒有穩(wěn)定狀態(tài)的是（）

A:多諧振蕩器B:施密特觸發(fā)器C:D觸發(fā)器

D:單穩(wěn)態(tài)觸發(fā)器

答案:多諧振蕩器為了實現(xiàn)高的頻率穩(wěn)定度，常采用（）。

A:石英晶體振蕩器

B:用555定時器構成的多諧振蕩器

C:用門電路構成的多諧振蕩器

D:用施密特觸發(fā)器構成的多諧振蕩器

答案:石英晶體振蕩器

單穩(wěn)態(tài)觸發(fā)器可以用于（）。

A:定時

B:消除噪聲

C:波形變換

D:延時

答案:定時

；消除噪聲

；延時

用施密特觸發(fā)器進行波形變換時，下列說法正確的是（）

A:可以將正弦波轉換為同頻率的矩形波

B:可以將三角波轉換為同頻率的矩形波

C:可以將正弦波轉換為不同頻率的矩形波

D:可以將矩形波轉換為同頻率的正弦波

答案:可以將正弦波轉換為同頻率的矩形波

；可以將三角波轉換為同頻率的矩形波

用555定時器可以組成哪些電路（）

A:脈沖的產(chǎn)生電路

B:波形整形電路

C:延時電路

D:定時電路

答案:脈沖的產(chǎn)生電路

；波形整形電路

；延時電路

；定時電路

用門電路組成的單穩(wěn)態(tài)觸發(fā)器的輸出脈沖寬度和電路的RC值有關（）

A:對B:錯

答案:對可重復觸發(fā)單穩(wěn)態(tài)觸發(fā)器，在暫穩(wěn)態(tài)期間，如有觸發(fā)脈沖輸入，電路的輸出脈沖寬度不受其影響，仍由電路中的RC值確定。（）

A:對B:錯

答案:錯555定時器構成的施密特觸發(fā)器用于波形變換時可以改變輸出矩形波的頻率。（）

A:錯B:對

答案:錯單穩(wěn)態(tài)觸發(fā)器用于組成噪聲消除電路時，單穩(wěn)態(tài)觸發(fā)器的輸出脈寬應小于噪聲寬度而大于信號脈寬，才可消除噪聲。（）

A:錯B:對

答案:錯

第八章單元測試

能夠將模擬信號轉換為數(shù)字信號的器件為（）

A:D/A轉換器B:A/D轉換器

C:555定時器D:施密特觸發(fā)器

答案:A/D轉換器

一個8位D/A轉換器的分辨率為（）

A:1/128B:1/255C:1/127

D:1/256

答案:1/255將采樣電壓表示為一最小數(shù)量單位的整數(shù)倍，這一轉換過程稱為（）

A:保持B:編碼

C:采樣D:量化

答案:量化某8位D/A轉換器，當輸入全為1時，輸出電壓為5.1V，當輸入D=(10000010)2時，輸出電壓為（）

A:5.1VB:2.60VC:2.58VD:2.62V

答案:2.60VA/D轉換器一般要經(jīng)過以下幾個過程（）

A:采樣B:編碼

C:保持D:量化

答案:采樣；編碼

；保持；量化選擇D/A轉換器時應考慮的因素有（）