數(shù)字電子技術(shù)山東聯(lián)盟-濰坊學(xué)院知到智慧樹章節(jié)測試課后答案2024年秋濰坊學(xué)院

數(shù)字電子技術(shù)(山東聯(lián)盟-濰坊學(xué)院）知到智慧樹章節(jié)測試課后答案2024年秋濰坊學(xué)院第一章單元測試

十進制數(shù)25對應(yīng)的八進制數(shù)為（

）。

A:

31B:10011C:

11001D:

19

答案:

31八進制數(shù)34.5對應(yīng)的二進制數(shù)為（

）。

A:

011100.101B:

100010.1C:

0110100.101D:

00110100.0101

答案:

011100.101

與十進制數(shù)53.5等值的8421BCD碼為（

）。

A:

101011.0101B:

110101.1C:

0110101.01D:

01010011.0101

答案:

01010011.0101

與十進制數(shù)（12.5）10等值的二進制數(shù)為（

）。

A:

C.5B:1100.01C:

1100.1D:

10010.0101

答案:

1100.1與八進制數(shù)(47.3)8等值的二進制數(shù)為（

）。

A:

100111.11B:

100111.011C:

01000111.011D:

1000111.011

答案:

100111.011

不同的數(shù)碼只能用來表示數(shù)量的不同大小。

A:錯B:對

答案:錯

帶有符號位的二進制負數(shù)的補碼與原碼相同。

A:錯B:對

答案:錯

格雷碼具有任何相鄰碼只有一位碼元不同的特性。

A:對B:錯

答案:對

正數(shù)的反碼是將符號位保持不變，其它各位都取反。

A:對B:錯

答案:錯

將8421BCD碼加0011得到余3碼，所以余3碼也是一種恒權(quán)碼。

A:對B:錯

答案:錯

第二章單元測試

當(dāng)邏輯函數(shù)有n個變量時,共有(

)個變量取值組合?

A:

B:

nC:

D:

2n

答案:

邏輯函數(shù)F=A+B'+CD'的反函數(shù)F'=(

）。

A:

A'B(C'+D)B:

A'BC'+DC:

AB'(C'+D)D:

AB'(C+D')

答案:

A'B(C'+D)

用卡諾圖化簡下列邏輯函數(shù)，最簡表達式為（

）。

A:F(A,B,C,D)=A′B′+AC′+C′D+B′DB:F(A,B,C,D)=A′B′+AC′+C′D+B′D′

C:F(A,B,C,D)=A′B+AC′+C′D+B′D′

答案:F(A,B,C,D)=A′B′+AC′+C′D+B′D′

已知邏輯函數(shù)的真值表表所示,列出該函數(shù)的最小項表達式（

）。

00000010010001111000101111011111

A:

F=A'B'C+AB'C+ABC'+ABC

B:

F=A'B'C'+AB'C+ABC'+ABC

C:

F=A'BC+AB'C+ABC'+ABC

D:

F=A'BC+A'BC'+ABC'+ABC

答案:

F=A'BC+AB'C+ABC'+ABC

求一個邏輯函數(shù)F的對偶式,可將F中的(

)。

A:

原變量換成反變量,反變量換成原變量B:

“·”換成“+”,“+”換成“·”C:

常數(shù)中“0”換成“1”,“1”換成“0”D:

變量不變

答案:

“·”換成“+”,“+”換成“·”；

常數(shù)中“0”換成“1”,“1”換成“0”；

變量不變

邏輯代數(shù)的三個重要規(guī)則是(

）。

A:

摩根定理B:

對偶規(guī)則C:

反演規(guī)則D:

代入規(guī)則

答案:

對偶規(guī)則；

反演規(guī)則；

代入規(guī)則

邏輯代數(shù)最基本的邏輯關(guān)系有(

)三種。

A:

與運算B:

非運算C:

異或運算D:

或運算

答案:

與運算；

非運算；

或運算

邏輯函數(shù)最小項的性質(zhì)有（

）。

A:只有對應(yīng)的變量取值使得最小項的值為0B:所有最小項的和為1C:只有對應(yīng)的變量取值使得最小項的值為1D:任意兩個最小項的積為0

答案:所有最小項的和為1；只有對應(yīng)的變量取值使得最小項的值為1；任意兩個最小項的積為0

若兩個函數(shù)具有相同的真值表,則兩個邏輯函數(shù)必然相等。

A:對B:錯

答案:對

邏輯上相鄰的八個最小項合并,可以消去三個因子。

A:對B:錯

答案:對

第三章單元測試

以下電路中常用于總線應(yīng)用的有(

)。

A:

三態(tài)門B:

CMOS與非門C:

漏極開路門D:

OC門

答案:

三態(tài)門

CMOS門電路輸入端與地之間接10kΩ負載時，輸入端相當(dāng)于（

）。

A:

高電平B:

低電平C:

不確定

答案:

低電平以下電路中可以實現(xiàn)“線與”功能的有(

)。

A:

與非門B:

漏極開路門C:

三態(tài)輸出門D:

集電極開路門

答案:

漏極開路門；

集電極開路門

三態(tài)門輸出高阻狀態(tài)時,以下(

)是正確的說法。

A:

用電壓表測量指針不動B:

相當(dāng)于懸空C:

電壓不高不低D:

測量電阻指針不動

答案:

用電壓表測量指針不動；

相當(dāng)于懸空；

測量電阻指針不動

CMOS與非門電路多余的輸入端可以（

）。

A:

與有用的輸入端并接B:

懸空C:

接低電平D:

接高電平

答案:

與有用的輸入端并接；

接高電平

CMOS反相器的電壓傳輸特性曲線分為（

）三個區(qū)。

A:

截止區(qū)B:

線性區(qū)C:

飽和區(qū)D:

轉(zhuǎn)折區(qū)

答案:

截止區(qū)；

飽和區(qū)；

轉(zhuǎn)折區(qū)

TTL或非門的多余輸入端可以接低電平。

A:對B:錯

答案:對

普通的TTL與非門的輸出端不可以并聯(lián)在一起,否則可能會損壞器件。

A:錯B:對

答案:對

CMOS非門與TTL非門的轉(zhuǎn)折電壓是相同的。

A:錯B:對

答案:錯對于兩個輸入端的TTL與非門，一個輸入端接0.2V的電壓，用萬用表測得另一個輸入端到地的電壓為（

）。

A:0.7VB:0.2VC:3.4VD:1.4V

答案:0.2V

第四章單元測試

一個八選一的數(shù)據(jù)選擇器,其地址輸入(選擇控制輸入)端有(

)個。

A:

8B:

3C:

2D:

4

答案:

3若在編碼器中有100個編碼對象,則要求輸出二進制代碼位數(shù)為（

）位。

A:6

B:

10C:

7D:

8

答案:

7

用3線——8線譯碼器74LS138擴展成5線——32線的譯碼器，需要（

）片74LS138。

A:

5B:

4C:

3D:

6

答案:

4

寫出如題圖所示電路輸出信號的邏輯表達式,說明其功能（

）。

A:

F=A'B'+AB,實現(xiàn)同或運算B:F=A'B+AB',實現(xiàn)異或運算

答案:

F=A'B'+AB,實現(xiàn)同或運算

函數(shù)F=A'C+AB,當(dāng)變量的取值為(

)時,將出現(xiàn)競爭冒險現(xiàn)象。

A:

A=1,B=1B:

A=1,C=1C:

B=1,C=1D:

A=0,B=0

答案:

B=1,C=1

優(yōu)先編碼器的編碼信號是相互排斥的,允許多個編碼信號同時有效。

A:錯B:對

答案:對

組合邏輯電路中產(chǎn)生競爭冒險的主要原因是輸入端受到尖峰信號的干擾。

A:對B:錯

答案:錯

在組合邏輯電路中,任意時刻的輸出只取決于該時刻的輸入,與電路原來的狀態(tài)無關(guān)。

A:錯B:對

答案:對

全加器與半加器都是實現(xiàn)一位二進制數(shù)的加法運算,所以功能是相同的。

A:對B:錯

答案:錯設(shè)計一個具有三個輸入邏輯變量的邏輯函數(shù)，可以選擇（

）數(shù)據(jù)選擇器。

A:四選一B:十六選一C:八選一

答案:四選一；八選一

第五章單元測試

SR鎖存器輸入端處的小圓圈表示(

)。

A:低電平無效B:不允許有輸入低電平C:低電平有效D:不允許有輸入信號

答案:低電平有效JK觸發(fā)器的特性方程為(

)。

A:Q*=JQ'+K'QB:Q*=JQ+K'Q'C:Q*=DD:Q*=S+R'Q

答案:Q*=JQ'+K'Q已知R'、S'是與非門構(gòu)成的SR鎖存器的輸入端，則約束條件為（

）。

A:R+S=1B:R'+S'=0C:R'+S'=1D:RS=1

答案:R'+S'=1對于JK觸發(fā)器，若J=K=1,則可完成（

）觸發(fā)器的邏輯功能。

A:TB:DC:T'D:SR

答案:T'下列屬于脈沖觸發(fā)方式的動作特點的是(

)。

A:在CLK=1的全部時間里輸入信號都將對主觸發(fā)器起控制作用。B:觸發(fā)器的翻轉(zhuǎn)分兩步動作C:從觸發(fā)器的狀態(tài)在一個CLK的變化周期里只能改變一次。D:觸發(fā)器的狀態(tài)僅取決于CLK邊沿時刻輸入的邏輯狀態(tài);

答案:在CLK=1的全部時間里輸入信號都將對主觸發(fā)器起控制作用。；觸發(fā)器的翻轉(zhuǎn)分兩步動作；從觸發(fā)器的狀態(tài)在一個CLK的變化周期里只能改變一次。觸發(fā)器是具有記憶功能的邏輯單元。

A:對B:錯

答案:對觸發(fā)器的觸發(fā)方式和邏輯功能之間并無固定的對應(yīng)關(guān)系。

A:錯B:對

答案:對邊沿D觸發(fā)器優(yōu)點是既不會空翻，也沒有一次變化的問題。

A:錯B:對

答案:對在一個CLK的周期里,主從SR觸發(fā)器和主從JK觸發(fā)器的輸出狀態(tài)只可能改變一次。

A:對B:錯

答案:對凡是電平觸發(fā)的SR觸發(fā)器，只有在CLK為高電平時,S和R信號才起作用。

A:錯B:對

答案:錯

第六章單元測試

8位移位寄存器，串行輸入時經(jīng)(

)個脈沖后，8位數(shù)碼全部移入寄存器中

A:1B:4C:2D:8

答案:8同步計數(shù)器和異步計數(shù)器比較，同步計數(shù)器的顯著優(yōu)點是（

）。

A:工作速度高

B:觸發(fā)器利用率高C:不受時鐘CP控制D:電路簡單

答案:工作速度高

下列關(guān)于同步二進制計數(shù)器74LS161和同步十進制計數(shù)器74LS160的關(guān)系敘述正確的是（

）。

A:74LS160與74LS161的功能表不同，且計數(shù)長度不同B:74LS160與74LS161的功能表相同，但計數(shù)長度不同。C:74LS160與74LS161的功能表相同，且計數(shù)長度相同D:74LS160與74LS161的功能表相同，但計數(shù)長度不同

答案:74LS160與74LS161的功能表相同，但計數(shù)長度不同下列方程組屬于描述時序電路所用的方程組的是(

)。

A:狀態(tài)方程組B:輸入方程組C:驅(qū)動方程組D:輸出方程組

答案:狀態(tài)方程組；驅(qū)動方程組；輸出方程組穆爾型時序邏輯電路，其輸出信號僅僅取決于存儲電路的狀態(tài)。

A:錯B:對

答案:對移位寄存器的數(shù)據(jù)輸入方式只能采用串行輸入方式（

）。

A:對B:錯

答案:錯同步置零法設(shè)計計數(shù)器，產(chǎn)生置零信號的狀態(tài)不在穩(wěn)定的狀態(tài)循環(huán)中。

A:錯B:對

答案:錯計數(shù)器的模是指構(gòu)成計數(shù)器的觸發(fā)器的個數(shù)。

A:錯B:對

答案:錯當(dāng)計數(shù)范圍超出現(xiàn)有計數(shù)器的計數(shù)長度N，且不能分解成兩個小于N的因數(shù)相乘時，不能采用整體置零或整體置數(shù)方式

A:錯B:對

答案:錯

移位寄存器74HC194A在正常工作狀態(tài)下，可以實現(xiàn)(

)功能。

A:

左移B:

并行輸入C:

保持D:

右移

答案:

左移；

并行輸入；

保持；

右移

第七章單元測試

如圖所示用555定時器接成施密特觸發(fā)器為(

)。

A:

同相施密特觸發(fā)器B:

反相施密特觸發(fā)器C:不確定

答案:

反相施密特觸發(fā)器

如圖所示，555定時器接成單穩(wěn)態(tài)觸發(fā)器，所加的觸發(fā)脈沖為(

)。

A:

正脈沖B:

負脈沖C:

正、負脈沖

答案:

負脈沖

施密特觸發(fā)器可用于（

）。

A:脈沖整形B:

脈沖鑒幅C:波形變換

答案:脈沖整形；

脈沖鑒幅；波形變換

555定時器是一種多用途的數(shù)字-模擬混合集成電路，利用它可以構(gòu)成（

）。

A:

施密特觸發(fā)器B:

多諧振蕩器C:

反相器D:

單穩(wěn)態(tài)觸發(fā)器

答案:

施密特觸發(fā)器；

多諧振蕩器；

單穩(wěn)態(tài)觸發(fā)器

反相輸出的施密特觸發(fā)器的電壓傳輸特性與普通反相器的電壓傳輸特性是相同的。

A:對B:錯

答案:錯

施密特觸發(fā)器的正向轉(zhuǎn)折電壓與負向轉(zhuǎn)折電壓相同。

A:對B:錯

答案:錯集成的單穩(wěn)態(tài)觸發(fā)器74121可以用上升沿觸發(fā)，也可以用下降沿觸發(fā)。

A:對B:錯

答案:對

多諧振蕩器不需要外加觸發(fā)信號,便能自激產(chǎn)生矩形脈沖。

A:對B:錯

答案:對

用555定時器接成多諧振蕩器，由于沒有輸入信號，所以無法產(chǎn)生方波脈沖。

A:對B:錯

答案:錯

單穩(wěn)態(tài)觸發(fā)器在暫穩(wěn)態(tài)維持時間的長短取決于外加觸發(fā)脈沖的寬度。

A:錯B:對

答案:錯

第八章單元測試

半導(dǎo)體存儲器在電路結(jié)構(gòu)上可以像寄存器那樣把每個存儲單元的輸入和輸出直接引出。

A:對B:錯

答案:錯PROM的內(nèi)容一經(jīng)寫入，就不能修改，所以它只能寫入一次。

A:錯B:對

答案:對半導(dǎo)體存儲器的容量用存儲單元的數(shù)量來表示，通常表示為“字數(shù)*位數(shù)”的形式。

A:對B:錯

答案:對用只讀存儲器ROM可以實現(xiàn)一個八段字符顯示的譯碼器。

A:錯B:對

答案:對對RAM存儲器進行讀操作時，應(yīng)向存儲器芯片送出（

）控制信號。

A:CS'=1和R/W'=1B:CS'=0和R/W'=1C:CS'=0和R/W'=0D:CS'=1和R/W'=0

答案:CS'=0和R/W'=1已知某存儲器芯片有地址線12條，數(shù)據(jù)線8條，則該存儲器的存儲容量是（）。

A:4096*4位B:1024*8位C:2048*8位D:4096*8位

答案:4096*8位欲將容量為128*8位的RAM擴展為1024*8位的RAM，則需要（

)片128*8位的RAM。

A:10B:3

C:8D:4

答案:81024*8位的ROM對應(yīng)的地址碼是（

）

位。

A:

8B:

10C:

1024D:

16

答案:

10只讀存儲器的類型有（

）。

A:DRAMB:EPROMC:掩膜ROMD:PROM

答案:EPROM；掩膜ROM；PROMRAM的電路結(jié)構(gòu)包含（

）三個組成部分。

A:地址譯碼器B:存儲矩陣C:輸出緩沖器D:讀寫控制電路

答案:地址譯碼器；存儲矩陣；讀寫控制電路

第九章單元測試

PLD是可編程邏輯器件的簡稱。

A:錯B:對

答案:對PAL器件中的或邏輯陣列是可以編程的。

A:錯B:對

答案:錯經(jīng)過一定的編程，PAL專用輸出結(jié)構(gòu)可用作輸入。

A:錯B:對

答案:錯由于采用了CMOS工藝，EPLD具有很高的噪聲容限。

A:對B:錯

答案:對FPGA中，CLB是輸出邏輯模塊的簡稱。

A:錯B:對

答案:錯關(guān)于FPGA的說法錯誤的是（

）。

A:FPGA的編程數(shù)據(jù)都是存放在EPROM中。B:FPGA中的IOB、CLB和互聯(lián)資源都是可編程的。C:相比其它PLD產(chǎn)品，F(xiàn)PGA的集成度最低。D:斷電后，F(xiàn)PGA的數(shù)據(jù)易丟失。

答案:相比其它PLD產(chǎn)品，F(xiàn)PGA的集成度最低。下列不屬于PLD產(chǎn)品的是（

）。

A:FPGAB:PLCC:EPLDD:PAL

答案:PLCPAL器件是由以下（

）三部分組成的。

A:固定的與邏輯陣列

B:輸出電路C:固定的或邏輯陣列D:可編程的與邏輯陣列

答案:輸出電路；固定的或邏輯陣列；可編程的與邏輯陣列關(guān)于可編程邏輯器件的說法正確的是（

）。

A:PLD開發(fā)系統(tǒng)中的硬件部分由計算機和編程器構(gòu)成。B:PAL的電路基本結(jié)構(gòu)是與-或邏輯陣列型。C:每次開始工作時，F(xiàn)PGA都要重新裝載編程數(shù)據(jù)。D:在將FPGA的邏輯單元組成復(fù)雜系統(tǒng)時，不同的信號傳輸途徑傳輸延遲時間是確定的。

答案:PLD開發(fā)系統(tǒng)中的硬件部分由計算機和編程器構(gòu)成。；PAL的電路基本結(jié)構(gòu)是與-或邏輯陣列型。；每次開始工作時，F(xiàn)PGA都要重新裝載編程數(shù)據(jù)。GAL是通用陣列邏輯器件，是最早推出的