2021年北京理工大學(xué)計算機(jī)應(yīng)用技術(shù)專業(yè)《計算機(jī)組成原理》科目期末試卷B(有答案)

2021年北京理工大學(xué)計算機(jī)應(yīng)用技術(shù)專業(yè)《計算機(jī)組成原理》科目期末試卷B（有答案）一、選擇題1、關(guān)于LRU算法，以下論述正確的是（）。A.LRU算法替換掉那些在Cache中駐留時間最長且未被引用的塊B.LRU算法替換掉那些在Cache中駐留時間最短且未被引用的塊C.LRU算法替換掉那些在Cache中駐留時間最長且仍在引用的塊D.LRU算法替換掉那些在Cache中駐留時間最短且仍在引用的塊2、假定編譯器將賦值語句“x=x+3；”轉(zhuǎn)換為指令“addxaddr，3”，其中xaddr是x對應(yīng)的存儲單元地址。若執(zhí)行該指令的計算機(jī)采用頁式虛擬存儲管理方式，并配有相應(yīng)的TLB，且Cache使用直寫（WriteTrough）方式，則完成該指令功能需要訪問主存的次數(shù)至少是（）。A.0B.1C.2D.343、在浮點機(jī)中，（）是隱藏的。A.階碼B.數(shù)符C.尾數(shù)D.基數(shù)4、假設(shè)寄存器的內(nèi)容為00000000，若它等于-128，則該機(jī)器采用了（）。A.原碼B.補碼C.反碼D.移碼5、有如下C語言程序段：（）shortsi=-32767；unsignedshortusi=si；執(zhí)行上述兩條語句后，usi的值為A.-32767B.32767C.32768D.327696、在計數(shù)器定時查詢方式下，正確的描述是（）。A.總線設(shè)備的優(yōu)先級可變B.越靠近控制器的設(shè)備，優(yōu)先級越高C.各設(shè)備的優(yōu)先級相等D.對硬件電路故障敏感7、內(nèi)部總線（又稱片內(nèi)總線）是指（）。A.CPU內(nèi)部連接各寄存器及運算部件之間的總線B.CPU和計算機(jī)系統(tǒng)的其他高速功能部件之間互相連接的總線C.多個計算機(jī)系統(tǒng)之間互相連接的總線D.計算機(jī)系統(tǒng)和其他系統(tǒng)之間互相連接的總線8、已知計算機(jī)A的時鐘頻率為800MHz，假定某程序在計算機(jī)A上運行需要12s?，F(xiàn)在硬件設(shè)計人員想設(shè)計計算機(jī)B，希望該程序在B上的運行時間能縮短為8s，使用新技術(shù)后可使B的時鐘頻率大幅度提高，但在B上運行該程序所需要的時鐘周期數(shù)為在A上的1.5倍。那么，機(jī)器B的時鐘頻率至少應(yīng)為（）能運到所希望的要求。A.800MHzB.1.2GHzC.1.5GHzD.1.8GHz9、計算機(jī)硬件能夠直接執(zhí)行的是（）。1.機(jī)器語言程序IⅡ.匯編語言程序Ⅲ.硬件描述語言程序入A.僅IB.僅I、ⅡC.僅I、ⅢD.I、Ⅱ、Ⅲ10、單周期處理器中所有指令的指令周期為一個時鐘周期。下列關(guān)于單周期處理器的敘述中，錯誤的是（）。A.可以采用單總線結(jié)構(gòu)數(shù)據(jù)通路B.處理器時鐘頻率較低C.在指令執(zhí)行過程中控制信號不變D.每條指令的CPI為111、某指令格式如下所示。OPMID其中M為尋址方式，I為變址寄存器編號，D為形式地址。若采用先變址后間址的尋址方式，則操作數(shù)的有效地址是（）。A.I+DB.（I）+DC.(（I）+D)D.（（I））+D12、假設(shè)變址寄存器R的內(nèi)容為1000H，指令中的形式地址為2000H：地址1000H中的內(nèi)容為2000H，地址2000H中的內(nèi)容為3000H，地址3000H中的內(nèi)容為4000H，則變址尋址方式下訪問到的操作數(shù)是（）。A.1000HB.2000HC.3000HD.4000H13、下列尋址方式中，最適合按下標(biāo)順序訪問一維數(shù)組的是（）。A.相對尋址B.寄存器尋址C.直接尋址D.變址尋址14、中斷響應(yīng)是在（）A.一條指令執(zhí)行開始B.一條指令執(zhí)行中間C.一條指令執(zhí)行之術(shù)D.一條指令執(zhí)行的任何時刻15、若每個漢字用16×16的點陣表示，7500個漢字的字庫容量是（）A.16KBB.240KBC.320KBD.IMB二、填空題16、指令格式是指令用_______表示的結(jié)構(gòu)形式，通常格式中由操作碼字段和_______字段組成。17、RISC的中文含義是______，CISC的中文含義是______18、PCI總線采用_______仲裁方式，每一個PCI設(shè)備都有獨立的總線請求和總線授權(quán)兩條信號線與_______相連。19、不同機(jī)器有不同的_________RISC指令系統(tǒng)是_________指令系統(tǒng)的改進(jìn)。20、多媒體CPU是帶有_______技術(shù)的處理器，它是一種多媒體擴(kuò)展結(jié)構(gòu)技術(shù)，特別適合于_______處理。21、在計算機(jī)術(shù)語中，將______和______和在一起稱為CPU，而將CPU和______合在一起稱為主機(jī)。22、并行I/O接口_______和串行I/O接口_______是兩個目前最具權(quán)威性和發(fā)展前景的標(biāo)準(zhǔn)接23、總線同步定時協(xié)議中，事件出現(xiàn)在總線的時刻由________信號確定，總線周期的長度是________的。24、對存儲器的要求是________、________、________為了解決這三個方面的矛盾。計算機(jī)采用多級存儲器體系結(jié)構(gòu)。25、按照總線仲裁電路的位置不同，可分為________仲裁和________仲裁。三、名詞解釋題26、操作系統(tǒng)：27、水平型微指令：28、偽指令：29、系統(tǒng)總線：四、簡答題30、試比較程序查詢方式、程序中斷方式和DMA方式對CPU工作效率的影響。31、在DMA方式預(yù)處理（初始化）階段，CPU通過程序送出哪些信息？32、試比較同步控制、異步控制和聯(lián)合控制的區(qū)別。33、指令和數(shù)據(jù)均存放在內(nèi)存中，計算機(jī)如何從時間和空間上區(qū)分它們是指令還是數(shù)據(jù)。五、計算題34、一個16K×16位的存儲器，有l(wèi)K×4位的DRAM芯片，內(nèi)部結(jié)構(gòu)由64×64構(gòu)成，試問：1）采用異步刷新方式，如果最大刷新間隔為2ms，則相鄰兩行之間的刷新間隔是多少？2）如果采用集中刷新方式，則存儲器刷新一遍最少用多少個存儲周期？設(shè)存儲器的存儲周期為0.5us，“死區(qū)”占多少時間？“死時間率”為多少（刷新周期為2ms）？35、已知計算機(jī)的字長為32位，存儲器的容量為1MR.如果按字節(jié)、半字、字、雙字尋址，尋址范圍各是多少？36、某Cache采用全相聯(lián)映射，且此Cache有16塊，每塊8個字，主存容量為216個字（按字尋址），Cache開始為空。Cache存取時間為40ns；主存與Cache間傳送8個字需要lus。1）計算Cache地址中標(biāo)記位數(shù)和塊內(nèi)地址位數(shù)。2）程序首先訪問主存單元20，21，22，…，45，然后重復(fù)訪問主存單元28，29，30，…，45四次（假設(shè)沒有命中Cache，將主存對應(yīng)塊一次全部讀入Cache中，且第一塊從0開始計數(shù)），試計算Cache的命中率。3）計算上述程序總的存取時間。六、綜合題37、在信號處理和科學(xué)的應(yīng)用中，轉(zhuǎn)置矩陣的行和列是一個很重要的問題。從局部性的角度來看，它也很有趣，因為它的引用模式既是以行為主的，也是以列為主的，例如，考慮下面的轉(zhuǎn)置函數(shù)：1.Tpedefintarraya[2][2]；2.3.voidtransposel（arraydst，arraysrc）4.{5.inti，j；6.for（i=0；i<2；1++）{7.for（j=0；j<2；j++）{8.dst[j][i]=src[i][j]；9.}10.}11.}假設(shè)在一臺具有如下屬性的機(jī)器上運行這段代碼：sizeof（int）==4。src數(shù)組從地址0開始，dst數(shù)組從地址16開始（十進(jìn)制）。只有一個L1數(shù)據(jù)高速緩存，它是直接映射的、直寫、寫分配，塊大小為8個字節(jié)。這個高速緩存總的大小為16個數(shù)據(jù)字節(jié)，一開始是空的。對src和dst數(shù)組的訪問分別是讀和寫不命中的唯一來源。問題如下：1）對每個row和col，指明對src[row][col]和dstfrow][col]的訪問是命中（h）還是不命中（m），例如，讀src[0][0]會不命中，寫dst[0][0]也不命中，并將結(jié)果填至下列表格中。2）對于一個大小為32數(shù)據(jù)字節(jié)的高速緩存，指明src和dst的訪問命中情況，并將結(jié)果填至下列表格中。38、某16位計算機(jī)的主存按字節(jié)編碼，存取單位為16位；采用16位定長指令字格式：CPU采用單總線結(jié)構(gòu)，主要部分如下圖所示。圖中R0~R3為通用寄存器：T為暫存器：SR為移位寄存器，可實現(xiàn)直送（mov）、左移一位.（left）和右移一位（right）3種操作，控制信號為SRop，SR的輸出由信號SRout控制：ALU可實現(xiàn)直送A（mova）、A加B（add）、A減B（sub）、A與B（and）、A或B（or）、非A（not）、A加1（inc）7種操作，控制信號為ALUop。請回答下列問題。1）圖中哪些寄存器是程序員可見的？為何要設(shè)置暫存器T？2）控制信號ALUop和SRop的位數(shù)至少各是多少？3）控制信號SRout所控制部件的名稱或作用是什么？4）端點①~=9\*GB3⑨中，哪些端點須連接到控制部件的輸出端？5）為完善單總線數(shù)據(jù)通路，需要在端點①~=9\*GB3⑨中相應(yīng)的端點之間添加必要的連線。寫出連線的起點和終點，以正確表示數(shù)據(jù)的流動方向。6）為什么二路選擇器MUX的一個輸入端是2？39、假定CPU主頻為50MHz，CPI為4。設(shè)備D采用異少中行通信方式向主機(jī)傳送7位ASCII字符，通信規(guī)程中有1位奇校驗位和1位停止位，從D接收啟動命令到字符送入IO端口需要0.5ms。請回答下列問題，要求說明理由。（1）每傳送一個字符，在異步串行通信線上共需傳輸多少位？在設(shè)備D持續(xù)上作過程中，每秒鐘最多可向1/0端口送入多少個字符？（2）設(shè)備D采用中斷方式進(jìn)行輸入/輸出，示意圖如下：I/O端口每收到一個字符申請一次中斷，中斷響應(yīng)需10個時鐘周期，中斷服務(wù)程序共有20條指令，其中第15條指令啟動D工作。若CPU需從D讀取1000個字符，則完成這一任務(wù)所需時間大約是多少個時鐘周期？CPU用于完成這一任務(wù)的時間大約是多少個時鐘周期？在中斷響應(yīng)階段CPU進(jìn)行了哪些操作？

參考答案一、選擇題1、A2、B3、D4、D5、D6、A7、A8、D9、A10、A11、C12、D13、D14、C15、B二、填空題16、二進(jìn)制代碼地址碼17、精簡指令系統(tǒng)計算機(jī)復(fù)雜指令系統(tǒng)計算機(jī)18、集中式中央仲裁器19、指令系統(tǒng)CISC20、MMX圖像數(shù)據(jù)21、運算器控制器存儲器22、SCSIIEEE139423、總線時鐘固定24、容量大速度快成本低25、集中式分布式三、名詞解釋題26、操作系統(tǒng)：主要的系統(tǒng)軟件，控制其它程序的運行，管理系統(tǒng)資源并且為用戶提供操作界面。27、水平型微指令：水平型微指令的特點是一次能定義并執(zhí)行多個并行操作的微命令。從編碼方式看，直接編碼、字段直接編碼、字段間接編碼以及直接編碼和字段直接和間接混合編碼都屬水平型微指令。其中直接編碼速度最快，字段編碼要經(jīng)過譯碼，故速度受影響28、偽指令：匯編語言程序所提供的裝入內(nèi)存中的位置信息，表示程序段和數(shù)據(jù)段開始信息及結(jié)束信息等且不轉(zhuǎn)換成2進(jìn)制機(jī)器指令.29、系統(tǒng)總線：處理器總線，連接處理器和主存，是計算機(jī)系統(tǒng)的主干。四、簡答題30、答：程序查詢方式使CPU和I/0設(shè)備處于串行工作狀態(tài)，CPU工作效率不高程序中斷方式CPU效率較高DMA方式進(jìn)一步提高了CPU的資源利用率，31、答：向DMA控制器及I/0接口（分離模式或集成模式均可）分別送出如下信息：A、測試設(shè)備狀態(tài)，預(yù)置DMA控制器工作方式；B、主存緩沖區(qū)首址，交換量，傳送方向；C、設(shè)備尋址信息，啟動讀/寫。32、答：同步控制方式：任何一條指令或指令中任何一個微操作的執(zhí)行都是事先確定的，并且都是受統(tǒng)基準(zhǔn)時標(biāo)的時序信號所控制的方式。異步控制方式：不存在基準(zhǔn)時標(biāo)信號，沒有固定的周期節(jié)拍和嚴(yán)格的時鐘同步，執(zhí)行每條指令和每個操作需要多少時間就占用多少時間。聯(lián)合控制方式：是前兩者的相結(jié)合。對各種不同指令的微操作實行大部分統(tǒng)一，小部分區(qū)分對待的方法。33、答：時間上講，取指令事件發(fā)生在“取指周期”，取數(shù)據(jù)事件發(fā)生在“執(zhí)行周期”。從空間上講，從內(nèi)存讀出的指令流流向控制器（指令寄存器）。從內(nèi)存讀出的數(shù)據(jù)流流向運算器（通用寄存器）。五、計算題34、解析：不論采用何種刷新方式，刷新都是從單個芯片的存儲容量著手。1）采用異步刷新方式，在2ms時間內(nèi)把芯片的64行刷新一遍，相鄰兩行之間的刷新間隔=2ms/64=31.25μs，可取的刷新間隔為31μs。2）如果采用集中刷新方式，則存儲器刷新一遍最少用64個存儲周期，因為存儲器的存儲周期為0.5μs，則“死區(qū)”=0.5μs×64=32μs，“死時間率”=32μs/2000μs×100%=l.6%。35、解：首先1MB=8Mhit（為了在后面的計算中單位統(tǒng)一）按字節(jié)尋址時，尋址范圍為：8Mbit/8bit=lMB。按半字尋址時，尋址范圍為：8Mbit/16bit=512KB。按字尋址時，尋址范圍為：8Mbit/32bit=256KB。按雙字尋址時，尋址范圍為：8Mbit/64bit=128KB。36、解析：1）Cache地址中塊內(nèi)地址位數(shù)為3位（23=8）。由于采用的是全相聯(lián)映射，因此除去塊內(nèi)地址剩下的就是標(biāo)記位數(shù)。主存的標(biāo)記位數(shù)為16-3=13，故Cache的標(biāo)記位數(shù)為13位。2）首先，每塊包含8個字（也就是8個主存單元），先訪問20號單元，如果Cache不命中（因為Cache開始時為空），那么Cache就調(diào)入包含此單元的塊，此塊包含20、21、22、23單元，當(dāng)接下來訪問21~23單元時都命中。其次，訪問24號單元時又不命中，以此類推。當(dāng)訪問20、24、32、40號單元時，不命中。也就是說，一共訪問次數(shù)為26+18×4=98次，其中有4次不命中，Cache的命中率為98-43）已知Cache命中率、訪問Cache的時間、主存與Cache交換塊的時間，總的存取時間就很容易計算了，如下：40ns×98+4×lμs=7920ns有些考生認(rèn)為答案應(yīng)該是40ns×94+4×lμs=7760ms，因為有4次沒有命中Cache，故沒有存取操作，僅僅是對比了標(biāo)記位而已，所以只需乘以94。解釋一下，如果Cache沒有命中，則CPU將會去主存取數(shù)據(jù)，并且將數(shù)據(jù)從主存送往Cache，所以最終CPU還是得對Cache進(jìn)行98次的存取。六、綜合題37、解析：1）解決這個問題的關(guān)鍵是想象出如圖所示的關(guān)系圖。注意：每個高速緩存行只包含數(shù)組的一個行，高速緩存正好只夠保存一個數(shù)組，而且對王所有isrc和dst的行i都映射到同一個高速緩存行（0%2=0，1%2=1，2%2=0，3%2=1）。因為高速緩存不夠太，不足以容納這兩個數(shù)組，所以對一個數(shù)組的引用總是驅(qū)逐出另一個數(shù)組的有用的行。具體過程如下：dst[j][i]=src[i][j]語包先訪問src[i][i]再將其存儲到dst[j][i]說明如下：①訪問src[0][0]，不命中，將src[0]調(diào)入高速緩存的Line0。②訪問dst[0][0]，不命中，將dst[0]調(diào)入高速緩存的Line0，換出src[0]。③訪問src[0][1]，不命中，將src[0]調(diào)入高速緩存的Line0，換出dst[0]。④……2）當(dāng)高速緩存為32B時，它足夠大，能容納這兩個數(shù)組。因此所有不命中都是開始時的不命中。關(guān)系如圖所示。38、解析1）程序