《數(shù)字邏輯與EDA設(shè)計(jì)》課件-第2章

第2章組合邏輯電路

2.1概述2.2組合邏輯電路的分析2.3常用的組合邏輯電路2.4組合邏輯電路的設(shè)計(jì)2.5組合邏輯電路的時(shí)序分析根據(jù)電路及邏輯功能特點(diǎn)的不同，數(shù)字邏輯電路分為兩大類，一類叫做組合邏輯電路(簡稱組合電路)，另一類叫做時(shí)序邏輯電路(簡稱時(shí)序電路)。

本章首先介紹組合邏輯電路的特點(diǎn)及分析方法，并對(duì)一些常用的組合邏輯電路進(jìn)行分析；然后介紹一些簡單組合邏輯電路的設(shè)計(jì)方法；最后對(duì)組合電路的時(shí)序進(jìn)行分析。

2.1概述

1．組合邏輯電路的特點(diǎn)

組合邏輯電路的結(jié)構(gòu)示意圖如圖2-1所示。圖中，I0、I1、…、In-1是輸入邏輯變量，Y0、Y1、…、Ym-1是輸出邏輯變量。輸出變量與輸入變量的邏輯關(guān)系可以用一組邏輯函數(shù)表示：圖2-1組合邏輯電路結(jié)構(gòu)示意圖組合電路是由各種邏輯門構(gòu)成的。在圖2-1所示的框圖中，n個(gè)來自外部的輸入信號(hào)，經(jīng)過各種邏輯門進(jìn)行信息處理，轉(zhuǎn)換成了需要的輸出信息，送到輸出端。每一個(gè)輸入或輸出信號(hào)都是用高、低電平表示的二進(jìn)制數(shù)據(jù)1或0。對(duì)于有n個(gè)輸入變量的組合電路，一共有2n種輸入組合，每一種輸入組合僅有一種可能的輸出值與其相對(duì)應(yīng)。

(1)邏輯功能上的特點(diǎn)。組合電路在邏輯功能上的特點(diǎn)是：任意時(shí)刻的電路輸出，僅取決于該時(shí)刻各個(gè)輸入變量的取值，與電路原來的工作狀態(tài)無關(guān)。

凡是符合以上特點(diǎn)的數(shù)字電路都是組合邏輯電路，這也是組合邏輯電路的定義。顯然，第1章中所介紹的邏輯函數(shù)均屬于組合邏輯函數(shù)。

(2)電路結(jié)構(gòu)上的特點(diǎn)。組合電路在電路結(jié)構(gòu)上的特點(diǎn)是：電路中輸出到輸入之間無反饋連接；電路由邏輯門電路組成，不包含任何可以存儲(chǔ)信息的具有記憶功能的邏輯元

器件。

2．組合邏輯電路邏輯功能的表示方法

在第1章中已經(jīng)介紹了邏輯函數(shù)功能的表示方法。顯然，描述組合邏輯電路的邏輯功能，同樣有如下幾種方法。

(1)邏輯表達(dá)式。邏輯表達(dá)式是指用與、或、非等邏輯運(yùn)算符表示組合邏輯電路中各輸入、輸出信號(hào)之間的邏輯關(guān)系的代數(shù)式子。其書寫簡潔，可以方便地進(jìn)行運(yùn)算及表達(dá)式的變換，并可較容易地將邏輯關(guān)系轉(zhuǎn)換成真值表或卡諾圖，通過邏輯表達(dá)式還可直接畫出電路的邏輯圖。

(2)真值表。真值表將組合邏輯電路中輸入信號(hào)的各種取值與對(duì)應(yīng)的輸出信號(hào)值通過表格的形式一一列出，直觀地反映出了輸入信號(hào)與輸出信號(hào)之間的對(duì)應(yīng)關(guān)系，有利于分析組合邏輯電路的功能。真值表可以直接轉(zhuǎn)換成卡諾圖及邏輯表達(dá)式(標(biāo)準(zhǔn)與或式)。真值表的主要缺點(diǎn)在于當(dāng)輸入信號(hào)數(shù)量較多時(shí)，列真值表會(huì)變得非常繁瑣。

(3)卡諾圖。卡諾圖是邏輯函數(shù)中的最小項(xiàng)方格圖。在卡諾圖中，每一個(gè)方格都對(duì)應(yīng)一種輸入信號(hào)的取值組合，方格內(nèi)的值為輸出信號(hào)值?？ㄖZ圖用于邏輯表達(dá)式的化簡。但卡諾圖只適合于輸入信號(hào)較少的組合邏輯電路，當(dāng)輸入信號(hào)數(shù)量大于6時(shí)，不能使用卡諾圖進(jìn)行表達(dá)式化簡。

(4)邏輯圖。邏輯圖與實(shí)際電路最為接近，在進(jìn)行組合邏輯電路的設(shè)計(jì)時(shí)，需要先畫出邏輯圖，然后再轉(zhuǎn)化為實(shí)際電路圖。邏輯圖與邏輯表達(dá)式之間可以相互轉(zhuǎn)換。

2.2組合邏輯電路的分析

對(duì)于給定的組合邏輯電路，找出其輸出與輸入之間的邏輯關(guān)系的過程稱為組合電路的分析。

2.2.1組合邏輯電路的分析方法

1．分析的目的

邏輯電路分析的目的在于：

(1)確定電路的功能。

(2)在設(shè)計(jì)完成后，確定輸入變量在不同取值下，功能是否能夠滿足設(shè)計(jì)要求。

(3)變換邏輯表達(dá)式，以便用不同的電路結(jié)構(gòu)實(shí)現(xiàn)同一邏輯功能要求，或者得到最簡的邏輯表達(dá)式以便簡化電路。

(4)把表達(dá)式轉(zhuǎn)換成標(biāo)準(zhǔn)形式，以便用中、大規(guī)模集成電路實(shí)現(xiàn)。

(5)獲得表示其功能的邏輯描述，以便在分析更大的包含此電路的邏輯系統(tǒng)時(shí)能利用此電路的邏輯描述。

2．分析方法

組合邏輯電路的分析步驟如下。

(1)根據(jù)給定的邏輯電路，寫出輸出函數(shù)的邏輯表達(dá)式。

(2)進(jìn)行表達(dá)式的變換及化簡。直接利用公式或定理對(duì)表達(dá)式進(jìn)行變換，也可通過卡諾圖的方法進(jìn)行化簡。

(3)根據(jù)表達(dá)式列出真值表。真值表能直接反映出輸入變量的取值和輸出結(jié)果之間的邏輯關(guān)系，它直觀地描述了電路的邏輯功能。

(4)對(duì)給定電路的功能進(jìn)行邏輯描述。根據(jù)所得到的表達(dá)式和真值表，就可以用文字描述出給定電路的邏輯功能，可以判斷出該功能是否滿足設(shè)計(jì)要求。2.2.2組合邏輯電路的分析舉例

利用上面給出的分析方法，可以對(duì)各種組合電路進(jìn)行分析。

【例2-1】分析如圖2-2所示的組合邏輯電路，并說明其功能。

解(1)寫邏輯表達(dá)式。根據(jù)給定的邏輯電路圖，寫出輸出函數(shù)的邏輯表達(dá)式：

(2)變換并化簡表達(dá)式。

(3)列出真值表。根據(jù)邏輯表達(dá)式，列出該函數(shù)的真值表如表2-1所示。

(4)電路功能邏輯描述。由真值表可知，該電路當(dāng)輸入變量A、B取值相同時(shí)，輸出變量Y的值為0；當(dāng)A、B取值不同時(shí)，Y的值為1。由常用邏輯關(guān)系可知，該電路實(shí)現(xiàn)了“異或”邏輯功能。圖2-2例2-1電路圖表2-1例2-1真值表

【例2-2】分析如圖2-3所示電路，說明其功能。

解(1)寫邏輯表達(dá)式。根據(jù)給定的邏輯電路圖，寫出輸出函數(shù)的邏輯表達(dá)式。由于電路較復(fù)雜，可采用分級(jí)寫邏輯表達(dá)式的方法，設(shè)定中間變量P1和P2，由例2-1可知：

由電路圖可得

(2)化簡表達(dá)式。圖2-3例2-2電路圖

(3)列出真值表。根據(jù)邏輯表達(dá)式，列出該函數(shù)的真值表如表2-2所示。

(4)電路功能邏輯描述。由真值表可知，該電路當(dāng)輸入變量A、B、C取值一致時(shí)，輸出變量Y的值為1；當(dāng)A、B、C取值不完全一致時(shí)，Y的值為0。

該電路實(shí)現(xiàn)了測試輸入信號(hào)是否一致的邏輯功能，當(dāng)輸出為1時(shí)，表明三個(gè)輸入信號(hào)完全一致。具有這種功能的電路被稱做“符合”電路。表2-2例2-2真值表

2.3常用的組合邏輯電路

在人們的實(shí)踐中，有一些組合邏輯電路經(jīng)常被使用，如編碼器、譯碼器、數(shù)據(jù)選擇器、數(shù)值比較器、加法器、乘法器等。下面分別介紹這些常用的組合邏輯電路的工作原理和設(shè)計(jì)方法。

2.3.1編碼器

1．編碼原理

編碼是指用文字、符號(hào)或數(shù)字表示特定對(duì)象的過程。在日常生活中，諸如身份證號(hào)碼、學(xué)生的學(xué)號(hào)等都是編碼。在數(shù)字系統(tǒng)中，由于使用的是二進(jìn)制數(shù)，因此編碼的結(jié)果是一些二進(jìn)制代碼。圖2-4編碼器結(jié)構(gòu)框圖編碼器就是實(shí)現(xiàn)編碼操作的電路。編碼器的結(jié)構(gòu)框圖如圖2-4所示。其中I0～I(xiàn)m-1對(duì)應(yīng)于m個(gè)需要編碼的信號(hào)，它們是輸入信號(hào)，Yn-1～Y0對(duì)應(yīng)n位的編碼輸出。

通常情況下，為了保證編碼的位數(shù)最短(輸出最少)，且每一個(gè)輸入信號(hào)都對(duì)應(yīng)一個(gè)唯一的編碼，n和m之間的關(guān)系應(yīng)滿足如下關(guān)系式：

2n-1＜m≤2n

設(shè)計(jì)編碼器的關(guān)鍵在于編碼規(guī)則，編碼規(guī)則不同，設(shè)計(jì)的結(jié)果也完全不同。

2．二進(jìn)制普通編碼器

用n位二進(jìn)制代碼對(duì)m?=

2n個(gè)信號(hào)進(jìn)行編碼的電路稱為二進(jìn)制編碼器。二進(jìn)制編碼器分為普通編碼器與優(yōu)先編碼器兩種類別，其中普通編碼器中的輸入信號(hào)為一組互相排斥的輸入信號(hào)。所謂互相排斥是指在任何時(shí)刻，不允許兩個(gè)或兩個(gè)以上的輸入信號(hào)同時(shí)出現(xiàn)。下面以3位二進(jìn)制編碼器為例分析二進(jìn)制編碼器的結(jié)構(gòu)。

3位二進(jìn)制編碼器需要進(jìn)行編碼的輸入信號(hào)有23?=?8個(gè)，輸出的是3位二進(jìn)制代碼。因此，3位二進(jìn)制編碼器為8個(gè)輸入、3個(gè)輸出的組合邏輯電路，簡稱8線-3線編碼器，或8-3編碼器。圖2-5所示為8-3編碼器示意框圖。圖2-53位二進(jìn)制編碼器示意框圖根據(jù)常用的二進(jìn)制數(shù)規(guī)律，其編碼規(guī)則如下：用000、001、010、011、100、101、110、111八個(gè)編碼分別表示輸入信號(hào)I0、I1、…、I7。

3位二進(jìn)制普通編碼器的輸入輸出關(guān)系已經(jīng)確定，可列出真值表。但由于編碼器有8個(gè)輸入信號(hào)，真值表中8個(gè)輸入變量的不同取值達(dá)28?=?256種，這樣規(guī)模的真值表顯然是毫無意義的。通過分析，由于普通編碼器中的輸入信號(hào)為一組互相排斥的輸入信號(hào)，因此真值表可以采用簡化的編碼表替代。表2-3為3位二進(jìn)制普通編碼器的編碼表。

由表2-3可得輸出信號(hào)的最簡與或表達(dá)式為：由以上邏輯表達(dá)式可知，由或門電路可實(shí)現(xiàn)3位二進(jìn)制普通編碼器的邏輯功能，相應(yīng)的邏輯圖如圖2-6所示。此邏輯電路實(shí)現(xiàn)的功能是：在I0～I(xiàn)7八個(gè)輸入端中，當(dāng)某一輸入端輸入高電平(即1信號(hào))時(shí)，輸出端Y2～Y0輸出相應(yīng)輸入端的編碼值。圖中，電路并未從I0輸入端接收信號(hào)，顯然對(duì)I0輸入信號(hào)的編碼是隱含的。當(dāng)I1～I(xiàn)7均未輸入有效信號(hào)時(shí)，I0輸入有效信號(hào)，編碼器的輸出就是I0的編碼。表2-33位二進(jìn)制普通編碼器的編碼表圖2-6用或門實(shí)現(xiàn)的二進(jìn)制普通編碼器使用與非門也可實(shí)現(xiàn)3位二進(jìn)制普通編碼器。將上面輸出信號(hào)的最簡與或表達(dá)式變換為與非－與非式。變換過程如下：

根據(jù)上述各表達(dá)式，可畫出由與非門實(shí)現(xiàn)的3位二進(jìn)制普通編碼器邏輯圖，如圖2-7所示。與圖2-6結(jié)果不同的是，輸入變量為反變量，意味著輸入信號(hào)低電平(即0信號(hào))有效，即8個(gè)輸入信號(hào)中僅有一個(gè)為0信號(hào)，編碼器對(duì)輸入信號(hào)為0的輸入端編碼。圖2-7用與非門實(shí)現(xiàn)的二進(jìn)制普通編碼器

3．二—十進(jìn)制普通編碼器

二—十進(jìn)制編碼器實(shí)現(xiàn)的功能是將十進(jìn)制數(shù)0～9轉(zhuǎn)換為二進(jìn)制代碼。在設(shè)計(jì)二—十進(jìn)制編碼器前首先要選擇編碼規(guī)則。表1-2中給出了常用的二—十進(jìn)制編碼。下面以8421BCD碼為例分析二—十進(jìn)制普通編碼器的結(jié)構(gòu)。二—十進(jìn)制普通編碼器需要進(jìn)行編碼的輸入信號(hào)有10個(gè)，輸出的是4位二進(jìn)制代碼。因此，二—十進(jìn)制編碼器為10個(gè)輸入(I0～I(xiàn)9)、4個(gè)輸出的組合邏輯電路(Y3～Y0)。根據(jù)8421BCD碼編碼規(guī)則，可列出如表2-4所示的8421BCD碼編碼表。表2-48421BCD編碼器的編碼表

由于I0～I(xiàn)9是一組互相排斥的變量，因此可以直接寫出每一個(gè)輸出信號(hào)的最簡與或表達(dá)式：

顯然，使用或門可實(shí)現(xiàn)8421BCD編碼器，根據(jù)以上表達(dá)式，可得到如圖2-8所示的邏輯圖。

與前面相同，圖中，電路并未從I0輸入端接收信號(hào)，對(duì)I0輸入信號(hào)的編碼是隱含的。圖2-8用或門實(shí)現(xiàn)的8421BCD普通編碼器邏輯圖

4．優(yōu)先編碼器

前面所介紹的編碼器對(duì)輸入信號(hào)的要求是互相排斥，顯然是有約束的。優(yōu)先編碼器則無此約束，優(yōu)先編碼器允許多個(gè)信號(hào)同時(shí)輸入，但電路只對(duì)優(yōu)先級(jí)別最高的信號(hào)進(jìn)行編碼，優(yōu)先級(jí)別低的信號(hào)不起作用。顯然，優(yōu)先編碼器還需設(shè)定優(yōu)先級(jí)的順序。

下面以3位二進(jìn)制優(yōu)先編碼器為例分析二進(jìn)制優(yōu)先編碼器的結(jié)構(gòu)。與3位二進(jìn)制普通編碼器相同，3位二進(jìn)制優(yōu)先編碼器仍然是8個(gè)輸入信號(hào)(I0～I(xiàn)7)、3個(gè)輸出信號(hào)(Y2～Y0)的組合邏輯電路。編碼規(guī)則與前面介紹的3位二進(jìn)制普通編碼器的編碼規(guī)則一致。優(yōu)先級(jí)的設(shè)定：假設(shè)I0～I(xiàn)7這8個(gè)輸入信號(hào)中，I7的優(yōu)先級(jí)別最高，I0的優(yōu)先級(jí)最低。

表2-5是根據(jù)3位二進(jìn)制優(yōu)先編碼器的編碼規(guī)則和優(yōu)先規(guī)則所制的簡化真值表，表中“×”表示此輸入信號(hào)的值為0或1均可。簡化的真值表反映出當(dāng)級(jí)別較高的輸入信號(hào)值為1時(shí)，編碼器對(duì)級(jí)別低的輸入信號(hào)是屏蔽的，輸出結(jié)果是多個(gè)輸入信號(hào)中級(jí)別最高的信號(hào)的編碼值。表2-53位二進(jìn)制優(yōu)先編碼器簡化真值表

依據(jù)真值表可得到輸出函數(shù)的表達(dá)式：

化簡表達(dá)式可得：由上述表達(dá)式可得3位二進(jìn)制優(yōu)先編碼器的邏輯圖，見圖2-9。圖2-93位二進(jìn)制優(yōu)先編碼器邏輯圖

5．編碼器集成電路

集成的編碼器有8線-3線優(yōu)先編碼器(74148)及10線-4線優(yōu)先編碼器(74147)等。下面介紹74HC148的功能及使用。

1)集成8線-3線優(yōu)先編碼器

74HC148是8線-3線優(yōu)先編碼器，圖2-10為該芯片的引腳圖。74HC148一共有8個(gè)信號(hào)輸入端(～)、3個(gè)編碼輸出端(、、)，此外還有使能輸入端(

)、使能輸出端(

)、優(yōu)先級(jí)標(biāo)志輸出端(

)。圖2-11為74HC148的邏輯電路結(jié)構(gòu)圖。圖2-108線-3線編碼器74HC148引腳圖圖2-1174HC148邏輯圖表2-6為集成芯片74HC148的功能表。由功能表可見：

(1)?為使能輸入端，低電平有效。當(dāng)輸入高電平時(shí)(1信號(hào))，編碼器不工作，不論～端有無信號(hào)輸入，所有輸出端均輸出高電平(1信號(hào))；當(dāng)輸入低電平(0信號(hào))時(shí)，編碼器工作。

(2)編碼器工作(輸入低電平)時(shí)，輸入端～的輸入信號(hào)以低電平(0信號(hào))為有效信號(hào)。端口的優(yōu)先級(jí)最高，端口的優(yōu)先級(jí)最低?！妮敵鍪菍?duì)優(yōu)先級(jí)較高的輸入信號(hào)的編碼，編碼值為輸入端口編號(hào)所對(duì)應(yīng)二進(jìn)制值的反碼。例如，對(duì)應(yīng)的二進(jìn)制數(shù)為110，當(dāng)對(duì)端口

的輸入信號(hào)進(jìn)行編碼時(shí)，輸出的是110的反碼001。

(3)輸出端為使能輸出端。編碼器工作(

=0)時(shí)，若～輸入端均無有效輸入信號(hào)(均高電平)，則

輸出低電平；若～輸入端有端口輸入有效信號(hào)，則輸出高電平。端一般在級(jí)聯(lián)擴(kuò)展時(shí)使用。

(4)輸出端用于標(biāo)識(shí)本芯片是否產(chǎn)生編碼輸出。當(dāng)

輸出低電平(0信號(hào))時(shí)，表明輸出的信號(hào)為編碼信號(hào)；當(dāng)輸出高電平(1信號(hào))時(shí)，表明輸出信號(hào)非編碼信號(hào)。表2-68線-3線編碼器74HC148功能表

2)集成編碼器的擴(kuò)展

一片74HC148只能實(shí)現(xiàn)8線-3線的優(yōu)先編碼功能，如要實(shí)現(xiàn)16線-4線的優(yōu)先編碼，則需對(duì)編碼器進(jìn)行擴(kuò)展。將兩片74HC148級(jí)聯(lián)起來，便可實(shí)現(xiàn)16線-4線優(yōu)先編碼器，圖2-12所示是電路連線圖。

圖中，～是輸入信號(hào)，低電平有效，輸入信號(hào)

優(yōu)先級(jí)別最高，其次為，依此類推，輸入信號(hào)優(yōu)先級(jí)別最低?！禽敵鲂盘?hào)，輸出4位二進(jìn)制編碼，為4位二進(jìn)制數(shù)的反碼。輸入信號(hào)及輸出信號(hào)、

與8線-3線優(yōu)先編碼器的功能相同。圖2-1216線-4線優(yōu)先編碼器2.3.2譯碼器

1．譯碼器原理

譯碼是編碼的逆過程。編碼器的輸出信號(hào)從高位到低位輸出了與輸入信號(hào)相關(guān)的特定代碼。那么譯碼器的功能就是將代碼輸入后，在輸出位置翻譯為輸出信號(hào)。

譯碼器的結(jié)構(gòu)示意框圖如圖2-13所示。在譯碼器中，一般情況下，輸入信號(hào)和輸出信號(hào)數(shù)量的關(guān)系為

2n-1＜m≤2n

譯碼器設(shè)計(jì)的關(guān)鍵也同樣在于譯碼的規(guī)則。本小節(jié)中將對(duì)二進(jìn)制譯碼器及顯示譯碼器的結(jié)構(gòu)進(jìn)行分析。圖2-13譯碼器結(jié)構(gòu)示意框圖

2．二進(jìn)制譯碼器

二進(jìn)制譯碼器與二進(jìn)制編碼器的功能剛好相反，其功能是將所輸入的各種二進(jìn)制代碼信號(hào)翻譯成對(duì)應(yīng)的輸出信號(hào)。

二進(jìn)制譯碼器如有n個(gè)輸入變量(In-1～I(xiàn)0)，對(duì)應(yīng)n位二進(jìn)制代碼，則輸出變量(Y0～Ym-1)的個(gè)數(shù)m?=?2n。

下面以3位二進(jìn)制譯碼器為例分析二進(jìn)制譯碼器的邏輯結(jié)構(gòu)。

3位二進(jìn)制譯碼器有3個(gè)輸入變量，23?=?8個(gè)輸出變量，又被稱為3線-8線譯碼器。該譯碼器按照二進(jìn)制編碼器的編碼規(guī)則進(jìn)行譯碼，即當(dāng)輸入變量I2、I1、I0的值分別為000、001、…、111時(shí)，對(duì)應(yīng)的輸出端Y0、Y1、…、Y7產(chǎn)生輸出信號(hào)(1信號(hào))。

表2-7所示是3位二進(jìn)制譯碼器的真值表。表2-73位二進(jìn)制譯碼器真值表

由真值表可寫出輸出函數(shù)的表達(dá)式：

由上述表達(dá)式可見，由與門及非門可構(gòu)成二進(jìn)制譯碼器，邏輯圖見圖2-14。

圖2-14所示的譯碼器輸出的有效信號(hào)是高電平(1信號(hào))。在有些情況下，要求二進(jìn)制譯碼器輸出的有效信號(hào)是低電平(0信號(hào))，這時(shí)只需將與門換成與非門即可，邏輯圖見圖2-15。圖2-143位二進(jìn)制譯碼器圖2-15輸出低電平有效的3位二進(jìn)制譯碼器圖2-15所對(duì)應(yīng)的輸出函數(shù)表達(dá)式是：

3．?dāng)?shù)碼顯示譯碼器

在數(shù)字系統(tǒng)中，常常需要把文字、數(shù)字等以人們習(xí)慣的符號(hào)形式顯示出來，這就需要相應(yīng)的驅(qū)動(dòng)電路去驅(qū)動(dòng)這些顯示器件。驅(qū)動(dòng)電路的輸入信號(hào)就是所需顯示的字符或數(shù)字的編碼，顯然這種驅(qū)動(dòng)電路以譯碼器為主。這里，介紹最簡單的LED七段數(shù)碼顯示器的驅(qū)動(dòng)電路——數(shù)碼顯示譯碼器。

數(shù)碼顯示譯碼器是指直接用于驅(qū)動(dòng)數(shù)碼顯示器的譯碼器。常見的LED數(shù)碼顯示器是由7個(gè)LED發(fā)光二極管封裝成的顯示器件，圖2-16所示為共陰極七段數(shù)碼顯示器示意圖。所謂共陰極是指顯示器中7個(gè)LED發(fā)光二極管的陰極相連，陽極分別連接端口a～g。若要數(shù)碼顯示器顯示出某一數(shù)字，應(yīng)控制好相應(yīng)的LED發(fā)光二極管。

數(shù)碼顯示譯碼器與共陰極數(shù)碼顯示器的連接示意圖如圖2-17所示，圖中的電阻R為限流電阻。下面分析數(shù)碼顯示譯碼器的邏輯結(jié)構(gòu)。圖2-16共陰極七段數(shù)碼顯示器示意圖圖2-17數(shù)碼顯示譯碼器連接示意圖數(shù)碼顯示譯碼器的輸入信號(hào)為數(shù)字0～9的編碼，如采用8421BCD編碼方式，則數(shù)字0～9所對(duì)應(yīng)的編碼為0000、0001、…、1001，顯然輸入信號(hào)有4位，譯碼器有4個(gè)輸入變量(I3、I2、I1、I0)。由于共陰極LED七段數(shù)碼顯示器有7個(gè)發(fā)光二極管的陽極需要控制，故譯碼器的輸出信號(hào)有7個(gè)，分別定義為Ya、Yb、Yc、Yd、Ye、Yf、Yg。

由于采用的是共陰極數(shù)碼顯示器，即輸出高電平可控制相應(yīng)的數(shù)碼段發(fā)光，故根據(jù)每一個(gè)數(shù)字需顯示出的字形(圖2-18)，制定輸入信號(hào)與輸出信號(hào)的邏輯關(guān)系，列出真值表如表2-8所示。需要說明的是，4個(gè)輸入變量應(yīng)該有16種不同的取值，表中只列出了有效的10種取值，其余6種取值為無效值，作約束項(xiàng)處理。圖2-18數(shù)碼顯示字形表2-8數(shù)碼顯示譯碼器的真值表

根據(jù)上述真值表，采用卡諾圖化簡法，可得到輸出函數(shù)Ya～Yg的最簡與或表達(dá)式。

以Ya為例，圖2-19為輸出變量Ya的卡諾圖。由卡諾圖可得Ya的最簡與或表達(dá)式：

用同樣的方法可求出Yb～Yg的最簡與或表達(dá)式：

根據(jù)上述表達(dá)式，可畫出數(shù)碼顯示譯碼器邏輯圖，如圖2-20所示。圖2-19Ya的卡諾圖圖2-20數(shù)碼顯示譯碼器邏輯圖

4．譯碼器集成電路

1)集成3線-8線譯碼器

圖2-21為集成3線-8線譯碼器74HC138的引腳圖。74HC138一共有3個(gè)二進(jìn)制代碼輸入端(A2～A0)，8個(gè)譯碼輸出端(～)，此外還有3個(gè)使能輸入端(、和

E3)。圖2-22為74HC138的邏輯電路結(jié)構(gòu)圖。圖2-213線-8線譯碼器74HC138引腳圖圖2-223線-8線譯碼器74HC138邏輯圖表2-9為該集成芯片的功能表。由功能表可知：

(1)、和E3為輸入使能控制端，當(dāng)=

=0，且E3?=?1時(shí)，譯碼器工作；當(dāng)=1或=1或E3?=?0時(shí)，譯碼器不工作，所有輸出端均輸出高電平。利用使能控制端可實(shí)現(xiàn)譯碼器的級(jí)聯(lián)擴(kuò)展。

②譯碼器工作時(shí)，A2～A0為編碼信號(hào)輸入端，～為譯碼信號(hào)輸出端，輸出信號(hào)低電平有效，即編碼輸入時(shí)，對(duì)應(yīng)的輸出端輸出0信號(hào)，其余輸出端均輸出1信號(hào)。表2-93線-8線譯碼器74HC138功能表

2)集成譯碼器的擴(kuò)展

一片74HC138只能實(shí)現(xiàn)3線-8線的譯碼器功能，如要實(shí)現(xiàn)4線-16線譯碼器，則需對(duì)譯碼器進(jìn)行擴(kuò)展。將兩片74HC138級(jí)聯(lián)起來，便可實(shí)現(xiàn)4線-16線譯碼器。

圖2-23所示是電路連線圖。圖中是使能輸入端，A3～A0為編碼信號(hào)輸入端，～為譯碼信號(hào)輸出端。其工作原理如下：

(1)當(dāng)?=?1時(shí)，兩片74HC138均不工作，所有輸出端均輸出高電平(1信號(hào))。

(2)當(dāng)?=?0時(shí)，兩個(gè)芯片是否工作由A3信號(hào)決定。當(dāng)編碼輸入端A3～A0的信號(hào)為0000～0111時(shí)，由于A3?=?0，74HC138(1)工作，對(duì)應(yīng)的～輸出端輸出譯碼信號(hào)，此時(shí)74HC138(2)被禁止，輸出端～均輸出高電平；當(dāng)編碼輸入端A3～A0的信號(hào)為1000～1111時(shí)，由于A3?=?1，74HC138(2)工作，對(duì)應(yīng)的～輸出端輸出譯碼信號(hào)，此時(shí)74HC138(1)被禁止，輸出端～均輸出高電平。圖2-234線-16線譯碼器

3)集成數(shù)碼顯示譯碼器

圖2-24為集成數(shù)碼顯示譯碼器74HC4511的引腳圖。74HC4511一共有4個(gè)二進(jìn)制代碼輸入端(A、B、C、D)，7個(gè)譯碼輸出端(a～g)。此外還有3個(gè)控制輸入端，分別是鎖存使能輸入端(LE)、空白輸入控制端(

)以及全亮測試控制端(

)。圖2-25為74HC4511的邏輯電路結(jié)構(gòu)圖。

表2-10為74HC4511功能表。其基本功能如下：

(1)當(dāng)LE=0、?=?1、?=?1時(shí)，輸出端(a～g)輸出的是輸入信號(hào)(D～A)的譯碼信號(hào)，外接的數(shù)碼顯示器將顯示相應(yīng)的數(shù)碼符號(hào)。圖2-24數(shù)碼顯示譯碼器引腳圖圖2-2574HC4511邏輯電路圖

(2)是空白輸入控制端。當(dāng)?=?0且?=?1時(shí)，輸出端(a～g)全部輸出0信號(hào)，使外接的數(shù)碼顯示器無顯示。

(3)是全亮測試控制端。當(dāng)?=?0時(shí)，輸出端(a～g)全部輸出1信號(hào)，使外接的數(shù)碼顯示器顯示字符“8”，該功能用于測試顯示器是否正常。

(4)在?=?1、?=?1時(shí)，LE由0變1使輸入信號(hào)鎖存，LE為1時(shí)不再接收輸入信號(hào)，譯碼器的輸出取決于LE由0變1時(shí)刻的輸入信號(hào)。圖2-25中左邊4個(gè)方框?yàn)殒i存器，這里涉及到的鎖存器知識(shí)，將在第3章中介紹。表2-1074HC4511功能表

2.3.3數(shù)據(jù)選擇器

1．?dāng)?shù)據(jù)選擇器原理

數(shù)據(jù)選擇器(MUX)又稱多路選擇器或多路開關(guān)，是一種多路輸入、單路輸出的組合邏輯電路。其邏輯功能是從多路輸入中選擇其中一路送至輸出端，對(duì)多路輸入的選擇由控制變量進(jìn)行控制。數(shù)據(jù)選擇器作為一種多路開關(guān)通常用于將并行數(shù)據(jù)轉(zhuǎn)換為串行數(shù)據(jù)輸出。

通常，一個(gè)2n路輸入1路輸出的多路選擇器有n個(gè)選擇控制變量，如圖2-26所示，控制變量的每一種取值對(duì)應(yīng)選中一路輸入送至輸出端。常見的數(shù)據(jù)選擇器有2選1數(shù)據(jù)選擇器、4選1數(shù)據(jù)選擇器、8選1數(shù)據(jù)選擇器、16選1數(shù)據(jù)選擇器等，這些數(shù)據(jù)選擇器對(duì)應(yīng)的選擇控制變量的個(gè)數(shù)分別為1個(gè)、2個(gè)、3個(gè)、4個(gè)。圖2-262n路選1數(shù)據(jù)選擇器示意圖下面以4選1數(shù)據(jù)選擇器為例分析數(shù)據(jù)選擇器的邏輯結(jié)構(gòu)。

2．4選1數(shù)據(jù)選擇器

4選1數(shù)據(jù)選擇器有4路數(shù)據(jù)輸入信號(hào)、1路輸出信號(hào)，2位選擇控制信號(hào)。

4選1數(shù)據(jù)選擇器的輸入信號(hào)有兩類：一是數(shù)據(jù)輸入信號(hào)，共22?=?4個(gè)，分別用D0、D1、D2、D3表示；二是選擇控制輸入信號(hào)，有2個(gè)，分別用S1、S0表示。輸出信號(hào)只有1個(gè)，用Y表示。圖2-27為4選1數(shù)據(jù)選擇器的電路邏輯符號(hào)。圖2-274選1數(shù)據(jù)選擇器符號(hào)對(duì)于4路輸入數(shù)據(jù)的控制選擇，由選擇控制端S1S0的值決定。定義如下：當(dāng)S1S0?=?00時(shí)，Y?=?D0；當(dāng)S1S0?=?01時(shí)，Y?=?D1；當(dāng)S1S0?=?10時(shí)，Y?=?D2；當(dāng)S1S0?=?11時(shí)，Y?=?D3。

根據(jù)數(shù)據(jù)選擇器的概念和上述對(duì)S1S0狀態(tài)的約定，可列出簡化的真值表如表2-11所示。真值表中的“×”表示不論值為0或1，均對(duì)輸出結(jié)果無影響。

由上述真值表可得輸出函數(shù)的邏輯表達(dá)式：

由上述邏輯表達(dá)式可畫出如圖2-28所示的邏輯圖。圖2-284選1數(shù)據(jù)選擇器邏輯圖

3．?dāng)?shù)據(jù)選擇器的設(shè)計(jì)規(guī)律

由4選1數(shù)據(jù)選擇器輸出邏輯函數(shù)的與或表達(dá)式可見，表達(dá)式中包含了選擇控制信號(hào)的全部最小項(xiàng)，每一個(gè)乘積項(xiàng)均為選擇控制信號(hào)的最小項(xiàng)與相應(yīng)數(shù)據(jù)輸入信號(hào)的乘積，即

其中m0～m3為選擇控制變量S1S0的最小項(xiàng)。按此規(guī)律可推出其他數(shù)據(jù)選擇器輸出函數(shù)的邏輯表達(dá)式。

8選1數(shù)據(jù)選擇器的邏輯表達(dá)式為

16選1數(shù)據(jù)選擇器的邏輯表達(dá)式為

2n選1數(shù)據(jù)選擇器的邏輯表達(dá)式可歸納為

4．?dāng)?shù)據(jù)選擇器集成電路

集成的數(shù)據(jù)選擇器有4選1數(shù)據(jù)選擇器(74153)、8選1數(shù)據(jù)選擇器(74151)。

1)集成4選1數(shù)據(jù)選擇器

圖2-29為集成4選1數(shù)據(jù)選擇器74HC153的引腳圖。一個(gè)74HC153芯片中包含兩個(gè)4選1的數(shù)據(jù)選擇器。每個(gè)數(shù)據(jù)選擇器各有4個(gè)數(shù)據(jù)輸入端(nI3～nI0)、1個(gè)數(shù)據(jù)輸出端(nY)、1個(gè)輸出使能端(

)(n?=?1，2)，兩個(gè)數(shù)據(jù)選擇器共用數(shù)據(jù)選擇控制端(S1、S0)。圖2-30為74HC153的邏輯電路結(jié)構(gòu)圖。圖2-294選1數(shù)據(jù)選擇器74HC153引腳圖圖2-304選1數(shù)據(jù)選擇器74HC153邏輯圖表2-12為74HC153的功能表。由功能表可知該芯片的功能如下：

(1)

=0時(shí)，數(shù)據(jù)選擇器工作，實(shí)現(xiàn)4選1數(shù)據(jù)選擇器功能。

(2)

=1時(shí)，數(shù)據(jù)選擇器不工作，不論其他輸入信號(hào)為何值，輸出端Y均輸出0信號(hào)。表2-124選1數(shù)據(jù)選擇器74HC153功能表

2)集成數(shù)據(jù)選擇器的擴(kuò)展

利用集成數(shù)據(jù)選擇器的使能控制端可以實(shí)現(xiàn)數(shù)據(jù)選擇器的擴(kuò)展。例如，一片74HC153可以構(gòu)成8選1數(shù)據(jù)選擇器，兩片74HC151(8選1數(shù)據(jù)選擇器)可以構(gòu)成16選1數(shù)據(jù)選擇器。

由于一片74HC153包含兩個(gè)4選1的數(shù)據(jù)選擇器，因而可將其擴(kuò)展成8選1的數(shù)據(jù)選擇器。圖2-31所示為一片74HC153構(gòu)成8選1數(shù)據(jù)選擇器的電路連線圖。其工作原理如下：

(1)當(dāng)選擇輸入端S2S1S0的輸入信號(hào)為000～011時(shí)，由于S2?=?0，第1個(gè)4選1數(shù)據(jù)選擇器工作，其輸出端1Y輸出I0～I(xiàn)3中的信號(hào)，此時(shí)第2個(gè)4選1數(shù)據(jù)選擇器被禁止，其輸出端2Y輸出低電平(0信號(hào))，故輸出端的或門輸出1Y的信號(hào)。

(2)當(dāng)選擇輸入端S2S1S0的輸入信號(hào)為100～111時(shí)，由于S2=1，第2個(gè)4選1數(shù)據(jù)選擇器工作，其輸出端2Y輸出I4～I(xiàn)7中的信號(hào)，此時(shí)第1個(gè)4選1數(shù)據(jù)選擇器被禁止，其輸出端1Y輸出低電平(0信號(hào))，故輸出端的或門輸出2Y的信號(hào)。圖2-31用74HC153構(gòu)造8選1數(shù)據(jù)選擇器2.3.4數(shù)值比較器

1．?dāng)?shù)值比較器原理

數(shù)值比較器是用于比較兩個(gè)數(shù)的數(shù)值大小的邏輯元器件。它的基本功能是，輸入2個(gè)位數(shù)相同的數(shù)A和B，比較大小后，輸出數(shù)值比較的結(jié)果：A大于B、A小于B或A等于B。

數(shù)值比較器的示意框圖如圖2-32所示。圖中A和B是2組位數(shù)相同的輸入信號(hào)，輸出變量G表示A大于B，變量E表示A等于B，變量S表示A小于B。

下面首先分析1位二進(jìn)制數(shù)的數(shù)值比較器的結(jié)構(gòu)，再對(duì)多位數(shù)值比較器進(jìn)行分析。圖2-32數(shù)值比較器示意圖

2．1位二進(jìn)制數(shù)值比較器

1位二進(jìn)制數(shù)值比較器的輸入有兩個(gè)信號(hào)，分別是兩個(gè)1位二進(jìn)制數(shù)，因而輸入變量有2個(gè)，分別用A、B表示；輸出信號(hào)有三個(gè)，分別用G、E、S代表大于、等于、小于的比較結(jié)果。其中：

G?=

1表示A＞B，G?=

0表示A≯B；

E?=

1表示A?=

B，E?=

0表示A≠B；

S?=

1表示A＜B，S?=

0表示A≮B。

根據(jù)比較的概念和輸出信號(hào)的賦值含義，可列出如表2-13所示的真值表。表2-131位二進(jìn)制數(shù)值比較器真值表由以上真值表不難得到輸出函數(shù)的邏輯表達(dá)式：

顯然S的值也可由其他兩個(gè)值的輸出得到，表達(dá)式為

由以上表達(dá)式可畫出1位二進(jìn)制數(shù)值比較器的邏輯電路圖，如圖2-33所示。圖2-331位二進(jìn)制數(shù)值比較器邏輯圖

3．多位二進(jìn)制數(shù)值比較器

多位二進(jìn)制數(shù)分為兩種情況：一是多位無符號(hào)二進(jìn)制數(shù)，一是多位有符號(hào)二進(jìn)制數(shù)。針對(duì)這兩種多位二進(jìn)制數(shù)，比較器的結(jié)構(gòu)有所不同。

1)多位無符號(hào)二進(jìn)制數(shù)比較器

多位無符號(hào)二進(jìn)制數(shù)比較器隨著被比較的數(shù)的位數(shù)增加，輸入信號(hào)成倍增加。比較的方法是從高位向低位逐位依次進(jìn)行比較，當(dāng)被比較的兩個(gè)高位數(shù)字不等時(shí)，即可得到比較結(jié)果，只有當(dāng)兩個(gè)高位的數(shù)字相同時(shí)，才比較較低位的數(shù)字。下面分析4位無符號(hào)二進(jìn)制數(shù)比較器的結(jié)構(gòu)。

4位無符號(hào)二進(jìn)制數(shù)比較器的輸入信號(hào)分別為A數(shù)(A3A2A1A0)、B數(shù)(B3B2B1B0)，輸出信號(hào)仍然是G、E、S，各自代表的含義與1位數(shù)值比較器相同。由于比較的方法是從高位向低位逐位比較，故設(shè)定中間變量G3～G0，E3～E0，S3～S0分別對(duì)應(yīng)各相同位置二進(jìn)制數(shù)的比較結(jié)果。

依據(jù)比較原理，可列出如表2-14所示的真值表。表2-144位無符號(hào)二進(jìn)制數(shù)值比較器真值表

在上述真值表中，同位置的輸入變量的比較結(jié)果各對(duì)應(yīng)一個(gè)中間變量，例如A3?>?B3對(duì)應(yīng)G3，A3?=?B3對(duì)應(yīng)E3，A3?<?B3對(duì)應(yīng)S3，以此類推。這樣，可得到輸出變量G、E、S的邏輯表達(dá)式：由前面介紹的1位比較器可知：則4位無符號(hào)數(shù)值比較器的輸出函數(shù)表達(dá)式可寫成

顯然S的值也可由其他兩個(gè)值的輸出得到，表達(dá)式為

根據(jù)以上表達(dá)式，結(jié)合1位二進(jìn)制數(shù)值比較器的設(shè)計(jì)結(jié)果，可得到4位無符號(hào)二進(jìn)制數(shù)值比較器的邏輯圖，如圖2-34所示。圖2-344位無符號(hào)二進(jìn)制數(shù)值比較器邏輯圖

2)多位有符號(hào)二進(jìn)制數(shù)值比較器

有符號(hào)二進(jìn)制數(shù)一般采用補(bǔ)碼的形式進(jìn)行編碼。當(dāng)對(duì)兩個(gè)有符號(hào)二進(jìn)制數(shù)進(jìn)行大小比較時(shí)，應(yīng)首先比較最高位(即符號(hào)位)，如果兩個(gè)數(shù)的符號(hào)位不相同，說明兩個(gè)數(shù)為一個(gè)正數(shù)一個(gè)負(fù)數(shù)，則可確定符號(hào)位為“0”的那個(gè)數(shù)大；當(dāng)兩個(gè)數(shù)的符號(hào)位相同時(shí)，應(yīng)由高位到低位對(duì)符號(hào)位之后的數(shù)值位進(jìn)行逐個(gè)比較。對(duì)于正數(shù)來說，數(shù)值位所對(duì)應(yīng)的二進(jìn)制數(shù)較大的那個(gè)數(shù)大，對(duì)于負(fù)數(shù)來說，由于采用補(bǔ)碼編碼，同樣也是數(shù)值位所對(duì)應(yīng)的二進(jìn)制數(shù)較大的那個(gè)數(shù)大。關(guān)于有符號(hào)二進(jìn)制數(shù)值比較器的結(jié)構(gòu)，讀者可以依照前面的方法自己分析。

4．?dāng)?shù)值比較器集成電路

1)集成4位數(shù)值比較器

集成的數(shù)值比較器有4位數(shù)值比較器(7485)，圖2-35為74HC85的引腳圖。74HC85有A數(shù)、B數(shù)各4位數(shù)據(jù)輸入信號(hào)，有QA

<?B、QA

=?B、QA

>?B三個(gè)比較結(jié)果輸出信號(hào)；此外，還有IA

<?B、IA

=?B、IA

>?B三個(gè)級(jí)聯(lián)輸入信號(hào)，用于輸入低位數(shù)據(jù)的比較結(jié)果。圖2-36為74HC85的邏輯電路結(jié)構(gòu)圖。表2-15為74HC85的功能表。通過分析功能表可知：

(1)當(dāng)A數(shù)(A3A2A1A0)和B數(shù)(B3B2B1B0)不相等時(shí)，比較器按兩數(shù)的比較結(jié)果輸出A?>?B或A?<?B的信息。

(2)當(dāng)A數(shù)和B數(shù)相等時(shí)，由級(jí)聯(lián)輸入信號(hào)IA

<?B、IA

=?B、IA

>?B決定數(shù)值比較器的輸出結(jié)果。圖2-354位比較器7HC85邏輯圖圖2-364位比較器74HC85邏輯圖表2-154位比較器74HC85功能表

2)集成數(shù)值比較器的擴(kuò)展

一片74HC85只能實(shí)現(xiàn)4位數(shù)值的比較，如要實(shí)現(xiàn)4位以上的數(shù)值比較，則需對(duì)數(shù)值比較器進(jìn)行擴(kuò)展。將兩片74HC85級(jí)聯(lián)起來，便可實(shí)現(xiàn)8位數(shù)值比較器，

圖2-37所示是8位數(shù)值比較器的電路連線圖，圖中A7～A0、B7～B0分別為8位數(shù)值信號(hào)輸入端，QA?>?B、QA?=?B、QA?<?B為比較輸出端。其原理如下。

(1)當(dāng)輸入信號(hào)A7A6A5A4與B7B6B5B4不相等時(shí)，由74HC85(2)根據(jù)它們的值決定輸出信號(hào)的值。

(2)當(dāng)輸入信號(hào)A7A6A5A4與B7B6B5B4相等時(shí)，由74HC85(2)的IA?>?B、IA?=?B、IA

<?B決定輸出信號(hào)的值。由于74HC85(2)的IA

>?B、IA

=?B、IA

<?B端與74HC85(1)的輸出端相連，顯然是由A3A2A1A0與B3B2B1B0的比較結(jié)果決定輸出信號(hào)的值。圖2-378位數(shù)值比較器2.3.5加法器

1．加法器原理

加法器是進(jìn)行算數(shù)加法運(yùn)算的邏輯元器件，其功能是實(shí)現(xiàn)兩個(gè)二進(jìn)制數(shù)的加法操作。因而加法器是一個(gè)具有多個(gè)輸入信號(hào)、多個(gè)輸出信號(hào)的組合邏輯電路。

圖2-38為加法器的示意框圖。圖中可見，加法器的輸入信號(hào)是2個(gè)位數(shù)相同的加數(shù)A和B；輸出信號(hào)有2種，一個(gè)是和S(位數(shù)與加數(shù)A、B相同)，一個(gè)是向高位的進(jìn)位C。

加法器的加法原理與數(shù)學(xué)上的加法運(yùn)算方法相同，即從低位向高位逐位進(jìn)行加法運(yùn)算。顯然，1位二進(jìn)制數(shù)的加法是多位二進(jìn)制數(shù)加法的基礎(chǔ)。這里，首先分析1位二進(jìn)制加法器，進(jìn)而對(duì)多位二進(jìn)制加法器進(jìn)行分析。圖2-38加法器示意框圖

2．1位二進(jìn)制加法器

兩個(gè)1位二進(jìn)制數(shù)的加法運(yùn)算有兩種：一種只考慮兩個(gè)加數(shù)本身，而不考慮由低位來的進(jìn)位，這種加法運(yùn)算稱為半加運(yùn)算；另一種除了考慮兩個(gè)加數(shù)外，還考慮由低位來的進(jìn)位，這種加法運(yùn)算稱為全加運(yùn)算。實(shí)現(xiàn)半加運(yùn)算的邏輯電路稱為半加器；實(shí)現(xiàn)全加運(yùn)算的邏輯電路稱為全加器。

1)半加器

半加器有2個(gè)輸入信號(hào)，分別是2個(gè)加數(shù)A和B；輸出信號(hào)也有2個(gè)，分別是和S和進(jìn)位Cout。

加法法則：0?+?0?=?0，0?+?1?=?1，1?+?0?=?1，1?+?1?=?10。

依據(jù)加法法則，可列出如表2-16所示的真值表。表2-16半加器真值表

根據(jù)上述真值表，可寫出輸出變量S及Cout的函數(shù)邏輯表達(dá)式：

依據(jù)上述邏輯表達(dá)式，可畫出邏輯圖，圖2-39是半加器的邏輯圖及邏輯符號(hào)。圖2-39半加器邏輯圖及邏輯符號(hào)

2)全加器

全加器有3個(gè)輸入信號(hào)，分別是2個(gè)加數(shù)A和B及來自低位的進(jìn)位Cin；輸出信號(hào)有2個(gè)，分別是和S和進(jìn)位Cout。

根據(jù)加法法則，可列出全加器的真值表如表2-17所示。

根據(jù)表2-17所示的真值表可分別畫出S和Cout的卡諾圖，如圖2-40所示。

由圖可得到輸出函數(shù)的邏輯表達(dá)式：表2-17全加器真值表

圖2-40全加器輸出函數(shù)的卡諾圖

S函數(shù)的表達(dá)式可變換為

用與門、或門及異或門實(shí)現(xiàn)，可畫出上述表達(dá)式對(duì)應(yīng)的邏輯圖及邏輯符號(hào)號(hào)，如圖2-41所示。圖2-41全加器邏輯圖及邏輯符號(hào)

3．多位二進(jìn)制進(jìn)位加法器

1)串行(行波)進(jìn)位加法器

在1位加法器的基礎(chǔ)上，可實(shí)現(xiàn)多位二進(jìn)制數(shù)的加法運(yùn)算。由于兩個(gè)多位數(shù)相加時(shí)，每1位置上的數(shù)都是帶進(jìn)位相加的，因此須使用全加器。線路連接時(shí)，只需將低位全加器的進(jìn)位輸出端Cout接到高位全加器的進(jìn)位輸入端Cin，就可以構(gòu)成多位二進(jìn)制進(jìn)位加法器了。這種結(jié)構(gòu)的加法器被稱為串行進(jìn)位加法器(也稱行波進(jìn)位加法器)。圖2-42是根據(jù)上述原理連接的4位串行加法器電路，圖中加數(shù)A(A3A2A1A0)、加數(shù)B(B3B2B1B0)以及低位進(jìn)位Cin是輸入信號(hào)，和S(S3S2S1S0)及向高位的進(jìn)位Cout是輸出信號(hào)。圖2-424位串行進(jìn)位加法器電路串行進(jìn)位加法器的優(yōu)點(diǎn)是電路簡單、連接方便。但由于高位相加必須等到低位相加完成，形成進(jìn)位后才能進(jìn)行，因而會(huì)導(dǎo)致運(yùn)算速度較慢，特別是位數(shù)較多時(shí)，這個(gè)缺點(diǎn)尤其突出。為了提高加法器的運(yùn)算速度，可采用超前進(jìn)位的方式。

2)超前進(jìn)位加法器

所謂超前進(jìn)位，是指來自低位的進(jìn)位信號(hào)直接通過邏輯電路獲得，無需再從最低位開始向高位逐位傳遞進(jìn)位信號(hào)，這樣就可以大大提高運(yùn)算速度。下面以4位超前進(jìn)位加法器為例介紹超前進(jìn)位信號(hào)的原理。設(shè)加法器的兩個(gè)加數(shù)分別為A(A3A2A1A0)及B(B3B2B1B0)，低位向0位的進(jìn)位為Cin，相加后的和為S(S3S2S1S0)，進(jìn)位為Cout，再設(shè)各個(gè)位置上的數(shù)相加后所輸出的進(jìn)位為C3、C2、C1、C0，顯然C3也就是Cout。

由之前所學(xué)的全加器邏輯表達(dá)式可寫出第i位上的全加器的邏輯表達(dá)式：將上式中的AiBi定義為生成函數(shù)Gi，Ai

Bi定義為進(jìn)位傳送函數(shù)Pi，則上述表達(dá)式可寫為：

對(duì)于4位加法器，可按上式展開得到各進(jìn)位的邏輯表達(dá)式：由，可寫出和S中每一位的邏輯表達(dá)式：由上述表達(dá)式可看出，只要輸入了兩個(gè)加數(shù)A(A3A2A1A0)、B(B3B2B1B0)和Cin后，通過門電路，便可實(shí)現(xiàn)進(jìn)位Cout及和S(S3S2S1S0)的邏輯運(yùn)算，這樣可以大大提高加法器的運(yùn)算速度。但從表達(dá)式也可看出，使用超前進(jìn)位的方式實(shí)現(xiàn)加法運(yùn)算，電路會(huì)比較復(fù)雜。圖2-43為4位二進(jìn)制超前進(jìn)位加法器的結(jié)構(gòu)示意圖。其中超前進(jìn)位邏輯電路部分的邏輯圖省略，學(xué)生只要能正確理解設(shè)計(jì)思想即可。圖2-434位二進(jìn)制超前進(jìn)位加法器結(jié)構(gòu)示意圖

3)有符號(hào)二進(jìn)制數(shù)加法器

加法分無符號(hào)數(shù)加法和有符號(hào)數(shù)加法兩種。

無符號(hào)數(shù)加法往往以原碼進(jìn)行運(yùn)算，將進(jìn)位位作為結(jié)果的最高位即可，前面介紹的加法器，處理的就是無符號(hào)數(shù)。

而有符號(hào)數(shù)的加法往往以補(bǔ)碼進(jìn)行運(yùn)算，因?yàn)檠a(bǔ)碼可以將減法轉(zhuǎn)換為加法，所以利用補(bǔ)碼可以統(tǒng)一加減法運(yùn)算。

設(shè)：加數(shù) A?=?An-1…A1A0(An-1為符號(hào)位)

B?=?Bn-1…B1B0(Bn-1為符號(hào)位)

和 S?=?Sn-1…S1S0(Sn-1為符號(hào)位)

(1)當(dāng)A和B的符號(hào)相異時(shí)，|A?+?B|(A?+?B的絕對(duì)值)必小于|A|、|B|中的大者，求和結(jié)果S的值總是正確的。

例如，4位有符號(hào)二進(jìn)制補(bǔ)碼數(shù)1101(-3)與0110(+6)相加時(shí)，由于

即S?=?0011，對(duì)應(yīng)的十進(jìn)制數(shù)為+3，結(jié)果是正確的。

(2)?A和B的符號(hào)相同(同為正數(shù)或同為負(fù)數(shù))時(shí)，由于|A?+?B|比|A|和|B|中的大者還大，所以結(jié)果有可能是正確的，也有可能不正確。

例如，4位有符號(hào)二進(jìn)制數(shù)1110(-2)與1101(-3)相加時(shí)，由于

即S?=?1011，對(duì)應(yīng)的十進(jìn)制數(shù)為-5，此結(jié)果是正確的。類似的，二進(jìn)制補(bǔ)碼數(shù)0011?+?0100?=?0111，即3?+?4?=?7，運(yùn)算結(jié)果也是正確的。再例，4位有符號(hào)二進(jìn)制數(shù)1010(-6)與1001(-7)相加時(shí)，由于

即S?=?0011，對(duì)應(yīng)的十進(jìn)制數(shù)為?+3，此結(jié)果顯然是不正確的。類似的，二進(jìn)制補(bǔ)碼數(shù)0110?+?0101?=?1011，及6?+?5?=?-5，結(jié)果也是不正確的。結(jié)果不正確的原因是由于溢出造成的。所謂溢出是指運(yùn)算結(jié)果超出了固定的位數(shù)所能表達(dá)的數(shù)值范圍。由于4位二進(jìn)制補(bǔ)碼數(shù)所能表示的數(shù)值范圍為?-8～+7，顯然(-6)?+?(-7)的結(jié)果?-13和6?+?5的結(jié)果11均超出了此范圍，故產(chǎn)生溢出，運(yùn)算結(jié)果不正確。

那么如何判斷是否有溢出呢？

對(duì)于n位有符號(hào)二進(jìn)制補(bǔ)碼數(shù)加法器，令Cn-2表示符號(hào)位低一位向符號(hào)位的進(jìn)位，Cn-1表示符號(hào)位向符號(hào)位高一位的進(jìn)位，定義則溢出標(biāo)志OF定義為：OF?=?Cn-2

Cn-1。如果：①Cn-2Cn-1=(00)或(11)，OF=0，表示無溢出；②Cn-2Cn-1=(01)或(10)，OF=1，表示有溢出。在加法運(yùn)算中，沒有溢出時(shí)，加法結(jié)果一定是正確的。但是，當(dāng)有溢出時(shí)，結(jié)果是怎樣的就要看針對(duì)溢出的處理方法。當(dāng)產(chǎn)生溢出時(shí)，如果和的位數(shù)可以擴(kuò)展，即擴(kuò)大了和的數(shù)值范圍，則結(jié)果是正確的。如果和的位數(shù)不能擴(kuò)展，運(yùn)算結(jié)果一定是不正確的。在設(shè)計(jì)電路的時(shí)候，應(yīng)根據(jù)不同的溢出處理規(guī)則進(jìn)行設(shè)計(jì)。

對(duì)于溢出的處理方法有：

(1)如果可以擴(kuò)展加法器結(jié)果的位數(shù)，則將進(jìn)位Cout作為結(jié)果的最高位即可，此時(shí)由于擴(kuò)大了和的位數(shù)，運(yùn)算結(jié)果是正確的。4位加法器的電路邏輯如圖2-44所示。注意結(jié)果是二進(jìn)制補(bǔ)碼形式，S4為和的符號(hào)位。圖2-44擴(kuò)展位數(shù)的有符號(hào)加法器例如，如果加數(shù)是A?=?+7、B?=?+5，即A3A2A1A0?=?0111，B3B2B1B0?=?0101，相加后，S3S2S1S0?=?1100，C3C2?=?01，溢出標(biāo)志OF?=?1，圖中2選1數(shù)據(jù)選擇器輸出S4?=?C3?=?0，則求和的結(jié)果是S4S3S2S1S0?=?01100(+12)，顯然結(jié)果是正確的。

再例，如果加數(shù)是A?=?-6、B?=?-8，即A3A2A1A0?=?1010，B3B2B1B0?=?1000，相加后，S3S2S1S0?=?0010，C3C2?=?10，溢出標(biāo)志OF?=?1，2選1數(shù)據(jù)選擇器輸出S4?=?C3?=?1，則求和的結(jié)果是S4S3S2S1S0?=?10010(-14)，顯然結(jié)果也是正確的。

(2)如果不能擴(kuò)展加法器結(jié)果的位數(shù)，則常用的處理方法有：

①飽和(saturation)法：保持計(jì)算結(jié)果在最大值(2n-1-1)或最小值(-2n-1)，電路邏輯圖如圖2-45所示。

例，如果加數(shù)是A?=?+4、B?=?+5，即A3A2A1A0?=?0100，B3B2B1B0?=?0101，相加后，C3C2?=?01，溢出標(biāo)志OF?=?1，由于A3?=?0，圖中4個(gè)2選1數(shù)據(jù)選擇器輸出為0111，則求和的結(jié)果是S3S2S1S0?=?0111(+7)，即4位有符號(hào)二進(jìn)制數(shù)的最大值。

圖2-45飽和法處理溢出的加法器再例，如果加數(shù)是A?=?-4、B?=?-5，即A3A2A1A0?=?1100，B3B2B1B0?=?1011，相加后，C3C2?=?10，溢出標(biāo)志OF=1，由于A3?=?1，圖中4個(gè)2選1數(shù)據(jù)選擇器輸出為1000，則求和的結(jié)果是S3S2S1S0?=?1000(-8)，即4位有符號(hào)二進(jìn)制數(shù)的最小值。

②移位法：以進(jìn)位位作為結(jié)果的最高位，然后右移一位作為加法的結(jié)果，電路邏輯圖如圖2-46所示。

例，如果加數(shù)是A?=?+4、B?=?+5，即A3A2A1A0?=?0100，B3B2B1B0?=?0101，相加后，4個(gè)全加器的輸出為1001，C3C2?=?01，溢出標(biāo)志OF?=?1，圖中4個(gè)2選1數(shù)據(jù)選擇器輸出為0100，則求和的結(jié)果是S3S2S1S0?=?0100(+4)。圖2-46右移法處理溢出的加法器再例，如果加數(shù)是A?=?-4、B?=?-5，即A3A2A1A0?=?1100，B3B2B1B0?=?1011，相加后，

4個(gè)全加器的輸出為0111，C3C2?=?10，溢出標(biāo)志OF?=?1，圖中4個(gè)2選1數(shù)據(jù)選擇器輸出為1011，則求和的結(jié)果是S3S2S1S0?=?1011(-5)。

需要說明的是，為了便于理解，這里僅在串行進(jìn)位加法器的基礎(chǔ)上介紹有符號(hào)數(shù)加法器的結(jié)構(gòu)，如果設(shè)計(jì)有符號(hào)數(shù)的超前進(jìn)位加法器，原理是相同的。

4．加法器集成電路

1)集成的4位加法器

常用集成的加法器有7483、74283，它們都是4位二進(jìn)制超前進(jìn)位加法器。圖2-47為74HC283的引腳圖，該芯片實(shí)現(xiàn)了兩個(gè)4位二進(jìn)制數(shù)求和運(yùn)算的功能。圖2-48為74HC283的邏輯結(jié)構(gòu)圖。表2-18為74HC283的功能應(yīng)用舉例。

2)集成加法器的擴(kuò)展

加法器的擴(kuò)展比較簡單，只需將低位的進(jìn)位輸出與高位的進(jìn)位輸入相連，即可實(shí)現(xiàn)擴(kuò)展。圖2-49所示為將2片4位加法器74HC283擴(kuò)展為8位加法器的連接電路。圖2-474位加法器74HC283引腳圖圖2-484位加法器74HC283邏輯圖表2-184位加法器74HC283功能舉例

圖2-498位加法器電路2.3.6乘法器

1．乘法器原理

無符號(hào)二進(jìn)制數(shù)的乘法和十進(jìn)制數(shù)的乘法相似，圖2-50為兩種乘法的對(duì)比。

顯然，兩個(gè)無符號(hào)數(shù)相乘采用的是移位相加的方法，也就是由低位到高位，將乘數(shù)中的每一位乘以被乘數(shù)，得到部分積，移位這些部分積，再相加，就可得到最后結(jié)果，如圖2-51所示。

二進(jìn)制數(shù)乘法與十進(jìn)制數(shù)乘法不同的是，二進(jìn)制數(shù)只有0和1兩個(gè)代碼，因此，部分積的結(jié)果要么為被乘數(shù)(當(dāng)相應(yīng)的乘數(shù)位為1時(shí))，要么為0(當(dāng)相應(yīng)的乘數(shù)位為0時(shí))。

由圖2-51可見，一個(gè)N?×?N的乘法器有兩個(gè)N位的乘數(shù)輸入端及2N位乘積輸出。圖2-50十進(jìn)制乘法和二進(jìn)制乘法的比較圖2-51乘法原理示意圖

2．乘法器的實(shí)現(xiàn)

以4?×?4乘法器為例，乘法器的輸入信號(hào)為被乘數(shù)A(A3A2A1A0)及乘數(shù)B(B3B2B1B0)，輸出為乘積P(P7～P0)。部分積的計(jì)算可通過與門(AND)實(shí)現(xiàn)，邏輯圖如圖2-52所示。

若要將部分積移位相加，還需要3(N-1)個(gè)4(N)位加法器進(jìn)行加法運(yùn)算，邏輯圖如圖2-53所示。圖2-52部分積實(shí)現(xiàn)邏輯圖圖2-53乘法器邏輯圖

2.4組合邏輯電路的設(shè)計(jì)

2.4.1組合邏輯電路的設(shè)計(jì)方法

邏輯電路的設(shè)計(jì)是指根據(jù)給定的實(shí)際問題，找出能解決這一問題的最簡單的邏輯電路予以實(shí)現(xiàn)。

組合邏輯電路的設(shè)計(jì)是分析的逆過程。由于實(shí)際應(yīng)用中所提出的各種設(shè)計(jì)要求一般都是以文字形式來描述的，所以設(shè)計(jì)的首要任務(wù)是將文字描述的問題轉(zhuǎn)換為邏輯問題，即將文字描述的設(shè)計(jì)要求抽象為一種邏輯關(guān)系，然后將邏輯關(guān)系轉(zhuǎn)化為邏輯表達(dá)式并化簡，最后可畫出邏輯電路圖。具體的設(shè)計(jì)步驟歸納如下：

(1)分析設(shè)計(jì)要求，將文字描述的設(shè)計(jì)要求抽象成輸出變量與輸入變量的邏輯關(guān)系。也就是確定哪些是輸入變量，哪些是輸出變量，以及它們之間的相互關(guān)系，可先列出功

能表。

(2)列真值表。首先定義英文字母用于表示相關(guān)的輸入及輸出變量，然后對(duì)各輸入、輸出信號(hào)的狀態(tài)進(jìn)行賦值，即用0和1表示有關(guān)狀態(tài)，最后根據(jù)功能表中的因果關(guān)系，把輸入變量的各種取值以及對(duì)應(yīng)的輸出值以表格的形式一一列出。

(3)根據(jù)真值表寫出邏輯表達(dá)式并進(jìn)行化簡，得到最簡與或式?；啎r(shí)可使用卡諾圖或運(yùn)用公式定理化簡。

(4)根據(jù)所選擇的門電路的類型，變換最簡表達(dá)式，以便用所選擇的門電路實(shí)現(xiàn)。

(5)根據(jù)邏輯表達(dá)式畫出邏輯電路圖。

2.4.2組合邏輯電路的設(shè)計(jì)舉例

【例2-3】設(shè)計(jì)一舉重比賽的裁判表決電路。舉重比賽有三名裁判，以少數(shù)服從多數(shù)的原則確定最終判決。解(1)分析設(shè)計(jì)要求。

根據(jù)舉重比賽的判決規(guī)則分析，將三名裁判的判決信號(hào)作為輸入信號(hào)，最終判決結(jié)果作為輸出信號(hào)。根據(jù)規(guī)則，列出功能表如表2-19所示。

(2)列真值表。設(shè)定變量：用A、B、C三個(gè)變量作為輸入變量，分別代表裁判1、裁判2、裁判3，用Y代表最終判決結(jié)果。

狀態(tài)賦值：對(duì)于輸入變量的取值，用0表示失敗，用1表示成功；對(duì)于輸出值，用0表示失敗，用1表示成功。

列出真值表如表2-20所示。表2-19例2-3功能表

表2-20例2-3真值表

(3)化簡邏輯函數(shù)。由表2-20可畫出如圖2-54所示的卡諾圖。由卡諾圖寫出最簡與或式如下：

(4)變換表達(dá)式。顯然，使用與門和或門可實(shí)現(xiàn)用最簡與或式所表示的邏輯關(guān)系。

如果要用與非門實(shí)現(xiàn)該邏輯關(guān)系，可將最簡與或式變換成最簡與非-與非式：

(5)畫邏輯圖。圖2-55是用與門和或門構(gòu)成的邏輯電路圖，圖2-56是用與非門構(gòu)成的邏輯電路圖。圖2-55用與門和或門構(gòu)成的邏輯圖圖2-56用與非門構(gòu)成的邏輯圖

【例2-4】設(shè)計(jì)一個(gè)道路交通信號(hào)燈故障檢測電路。

解(1)分析設(shè)計(jì)要求。根據(jù)道路交通燈的運(yùn)行規(guī)則，正常情況下，紅、黃、綠三個(gè)燈只有一個(gè)燈亮，當(dāng)三盞燈全滅或兩盞及兩盞以上燈亮?xí)r，應(yīng)產(chǎn)生故障報(bào)警。根據(jù)以上分析，可列出功能表如表2-21所示。

(2)列真值表。設(shè)定變量：用R(red)、Y(yellow)、G(green)三個(gè)變量作為輸入變量，分別代表紅燈、綠燈、黃燈，用Z代表報(bào)警信號(hào)。

狀態(tài)賦值：對(duì)于輸入變量的取值，用0表示燈滅，用1表示燈亮；對(duì)于輸出Z的取值，用0表示不報(bào)警，用1表示報(bào)警。

根據(jù)所設(shè)定的變量及各狀態(tài)的取值，可列出真值表如表2-22所示。

表2-21例2-4功能表

表2-22例2-4真值表

(3)化簡邏輯函數(shù)。由表2-22可畫出如圖2-57所示的卡諾圖。

由卡諾圖寫出最簡與或式如下：

(4)畫邏輯圖。圖2-58是用與門、或門及或非門構(gòu)成的邏輯電路圖。圖2-57例2-4卡諾圖圖2-58例2-4邏輯圖

【例2-5】設(shè)計(jì)一個(gè)4位的原碼-補(bǔ)碼轉(zhuǎn)換器。

解(1)分析設(shè)計(jì)要求。第1章介紹過，有符號(hào)二進(jìn)制數(shù)常用的表示方法有原碼、反碼、補(bǔ)碼等。原碼二進(jìn)制數(shù)與十進(jìn)制數(shù)之間可以直接進(jìn)行進(jìn)制數(shù)轉(zhuǎn)換，但運(yùn)算不方便。而補(bǔ)碼數(shù)可以將減法運(yùn)算轉(zhuǎn)換為加法運(yùn)算，因此有符號(hào)數(shù)常以補(bǔ)碼數(shù)的形式進(jìn)行運(yùn)算和存儲(chǔ)。

(2)列真值表。設(shè)定變量：設(shè)4位原碼輸入變量為A(A3A2A1A0)，4位補(bǔ)碼輸出變量為Y(Y3Y2Y1Y0)，根據(jù)原碼數(shù)轉(zhuǎn)換為補(bǔ)碼數(shù)的轉(zhuǎn)換規(guī)則，可列真值表如表2-23所示。表2-234位原碼-補(bǔ)碼轉(zhuǎn)換真值表

(3)化簡邏輯函數(shù)。由表2-23可得到邏輯函數(shù)Y3～Y0的卡諾圖，如圖2-59所示。

由卡諾圖化簡，寫出邏輯表達(dá)式如下：

(4)畫邏輯圖。根據(jù)以上表達(dá)式，畫出4位原碼-補(bǔ)碼轉(zhuǎn)換器邏輯圖如圖2-60所示。圖2-594位原碼-補(bǔ)碼轉(zhuǎn)換器卡諾圖圖2-604位原碼-補(bǔ)碼轉(zhuǎn)換器邏輯圖2.4.3利用已有組合集成電路實(shí)現(xiàn)其他組合邏輯函數(shù)

設(shè)計(jì)組合邏輯電路時(shí)，除了利用門電路可實(shí)現(xiàn)組合邏輯函數(shù)外，一些集成的組合邏輯電路也可實(shí)現(xiàn)其他組合邏輯函數(shù)。這里，主要介紹利用譯碼器及數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)。

1．使用譯碼器實(shí)現(xiàn)組合邏輯電路

由前面介紹的譯碼器可以看到，譯碼器的每一個(gè)輸出實(shí)質(zhì)上對(duì)應(yīng)著輸入變量的一個(gè)最小項(xiàng)。例如3線-8線譯碼器74HC138，其輸出函數(shù)是：由上面各式可見，譯碼器的輸出包含著輸入變量的全部最小項(xiàng)，而且每一個(gè)輸出函數(shù)都是一個(gè)最小項(xiàng)的反函數(shù)。

在第1章中，大家已經(jīng)了解到邏輯函數(shù)可寫成標(biāo)準(zhǔn)與或式(即最小項(xiàng)之和的表達(dá)式)，因此，根據(jù)組合邏輯函數(shù)輸入變量的個(gè)數(shù)，選擇合適的譯碼器，可實(shí)現(xiàn)邏輯函數(shù)功能。

譯碼器規(guī)模的選擇應(yīng)以譯碼器輸入變量的個(gè)數(shù)與待實(shí)現(xiàn)組合邏輯函數(shù)輸入變量的個(gè)數(shù)相等為原則。例如，欲實(shí)現(xiàn)三變量的組合邏輯函數(shù)F(A，B，C)，應(yīng)選擇3線-8線譯碼器(74HC138)；欲實(shí)現(xiàn)四變量的組合邏輯函數(shù)F(A，B，C，D)，應(yīng)選擇4線-16線譯碼器(4線-16線譯碼器可通過兩片3線-8線譯碼器級(jí)聯(lián)構(gòu)造)。

【例2-6】利用譯碼器實(shí)現(xiàn)例2-4中的組合邏輯函數(shù)。

解在例2-4中，已經(jīng)知道實(shí)現(xiàn)道路交通信號(hào)燈故障檢測的組合邏輯函數(shù)是

由于輸入變量個(gè)數(shù)為3，因而選擇3線-8線譯碼器(74HC138)可實(shí)現(xiàn)該函數(shù)功能。

將上面的函數(shù)改寫為標(biāo)準(zhǔn)與或式：若在電路連接時(shí)，將R、Y、G分別接到譯碼器的A2、A1、A0端，即A2?=?R，A1?=?Y，A0?=?G，則上式可改寫為：

變換表達(dá)式為與非-與非式：

由3線-8線譯碼器的輸出函數(shù)可知

顯然，在譯碼器的輸出端增加一個(gè)與非門，即可實(shí)現(xiàn)例2-4中的組合邏輯函數(shù)。相應(yīng)邏輯圖如圖2-61所示。圖2-61用譯碼器實(shí)現(xiàn)組合邏輯函數(shù)的邏輯圖

2．使用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯電路

除了譯碼器，數(shù)據(jù)選擇器也可用于實(shí)現(xiàn)組合邏輯函數(shù)。通過前面介紹的4選1數(shù)據(jù)選擇器的邏輯表達(dá)式也可看到，數(shù)據(jù)選擇器的輸出函數(shù)同樣包含了選擇控制端(S1、S0)的所有最小項(xiàng)。例如，圖2-29所示的4選1數(shù)據(jù)選擇器(74HC153)，其輸出函數(shù)是

顯然，利用數(shù)據(jù)選擇器同樣可以實(shí)現(xiàn)組合邏輯函數(shù)。選擇數(shù)據(jù)選擇器規(guī)模時(shí)，待實(shí)現(xiàn)組合邏輯函數(shù)的輸入變量個(gè)數(shù)n與數(shù)據(jù)選擇器選擇控制端的個(gè)數(shù)i之間，有如下關(guān)系：

n?=?i?+?1

以此來確定數(shù)據(jù)選擇器的規(guī)模。例如，欲實(shí)現(xiàn)三變量的組合邏輯函數(shù)F(A，B，C)，根據(jù)i?=

3-1

=

2，則應(yīng)選擇2i選1(即4選1)數(shù)據(jù)選擇器(74HC153)；欲實(shí)現(xiàn)四變量的組合邏輯函數(shù)F(A，B，C，D)，根據(jù)i?=

4-1

=

3，則應(yīng)選擇8選1數(shù)據(jù)選擇器(74HC151)。

【例2-7】利用數(shù)據(jù)選擇器實(shí)現(xiàn)例2-4中的組合邏輯函數(shù)。

解已知例2-4中道路交通信號(hào)燈故障檢測的組合邏輯函數(shù)是

由于輸入變量個(gè)數(shù)為n?=?3，由i?=?n?-?1?=?3?-?1?=?2可知，應(yīng)選擇4選1的數(shù)據(jù)選擇器(74HC153)實(shí)現(xiàn)該函數(shù)功能。

將函數(shù)改寫為標(biāo)準(zhǔn)與或式：若在電路連接時(shí)，將Y、G分別接到數(shù)據(jù)選擇器的S1、S0端，即S1?=?Y，S0?=?G，則上式可改寫為

由于4選1數(shù)據(jù)選擇器的輸出函數(shù)式為

顯然，若要用數(shù)據(jù)選擇器實(shí)現(xiàn)Z函數(shù)，即Y?=?Z，只須令根據(jù)以上分析過程可知，如果將4選1數(shù)據(jù)選擇器的輸入端按以下關(guān)系連接，可實(shí)現(xiàn)Z函數(shù)的功能：

圖2-62為按以上關(guān)系式連接的邏輯圖。圖2-62用數(shù)據(jù)選擇器實(shí)現(xiàn)組合邏輯函數(shù)

2.5組合邏輯電路的時(shí)序分析

1．組合邏輯電路的波形圖

組合邏輯電路中，在給出了輸入變量隨時(shí)間變化的波形后，根據(jù)函數(shù)中變量之間的邏輯關(guān)系，以及高低電平的正負(fù)邏輯關(guān)系，即可得到輸出變量隨時(shí)間變化的波形，這就是波形圖，也稱時(shí)序圖。

【例2-8】函數(shù)，當(dāng)A、B的輸入波形如圖2-63所示時(shí)，畫出輸出變量Y的波形。

解由表達(dá)式可知，A、B是異或關(guān)系，即A、B取值相同時(shí)Y?=?0，A、B取值不同時(shí)Y?=?1，以此關(guān)系可以很容易地畫出Y的波形，如圖2-63所示。圖2-63函數(shù)時(shí)序圖

【例2-9】畫出圖2-14所示的譯碼器在輸入I2、I1、I0的波形如圖2-64