《電子技術(shù)綜合設(shè)計與實踐教程》課件第3章

第3章數(shù)字邏輯基礎(chǔ)實驗3.18位全加器設(shè)計 3.2七段譯碼器設(shè)計 3.3數(shù)值轉(zhuǎn)換和BCD碼顯示設(shè)計 3.48位十進制頻率計設(shè)計 3.5三人搶答器設(shè)計 3.6秒表設(shè)計 3.7序列檢測器設(shè)計3.8數(shù)字頻率計設(shè)計 3.9簡單微處理器的設(shè)計與實現(xiàn)

1．實驗?zāi)康?/p>

(1)熟悉QuartusⅡ軟件的使用。

(2)掌握利用QuartusⅡ原理圖的輸入方法設(shè)計簡單組合電路的流程。

(3)掌握層次化設(shè)計的方法。3.18位全加器設(shè)計

2．實驗設(shè)備

硬件：PC機、AlteraDE2教學(xué)開發(fā)板。

軟件：QuartusⅡ軟件。

3．實驗原理

1)方案一

一個8位全加器可以由8個一位全加器構(gòu)成，加法器間的進位可以串行方式實現(xiàn)，即將低位加法器的進位輸出與相鄰的高位加法器的最低進位輸入信號相接，如圖3-1所示。該方案電路結(jié)構(gòu)簡單，連接方便，但每一位的加法運算只能等低位進位信號產(chǎn)生后才能進行，延時較長，且運算速度不高。

圖3-1方案一

2)方案二

由于串行進位加法器延時較長，尤其當(dāng)加法器位數(shù)較寬時，而并行進位加法器設(shè)有并行進位產(chǎn)生邏輯，因此其運算速度快?？赏ㄟ^超前進位并行加法器來構(gòu)成集成電路。例如，用兩個4位加法器74LS283實現(xiàn)一個8位加法器，其框圖如圖3-2所示。圖3-2方案二

4．實驗內(nèi)容

(1)采用方案一，完成一位半加器和全加器的設(shè)計，包括原理圖輸入、編譯、綜合、適配、仿真以及下載到DE2上運行，并將電路設(shè)置成一個硬件符號。利用一位全加器構(gòu)成8位全加器，并完成原理圖輸入、編譯、綜合、適配、仿真以及下載到DE2上運行。

(2)采用方案二，完成8位全加器的設(shè)計。比較兩種方案的優(yōu)劣。

(3)按照規(guī)范格式，編寫實驗報告，并給出各層次原理圖及其相應(yīng)仿真波形，以及加法器的時序分析情況。

(4)編寫實驗報告，總結(jié)實驗步驟、實驗結(jié)果及心得體會。

1．實驗?zāi)康?/p>

(1)掌握七段譯碼器的工作原理。

(2)學(xué)會使用硬件描述語言進行數(shù)字系統(tǒng)設(shè)計。

(3)學(xué)會運用波形仿真測試檢驗程序的正確性。3.2七段譯碼器設(shè)計

2．實驗設(shè)備

硬件：PC機、AlteraDE2教學(xué)開發(fā)板。

軟件：QuartusⅡ軟件。

3．實驗原理

(1)根據(jù)譯碼器真值表(見表3-1)寫出源程序。(注：譯碼器真值表為其陰極數(shù)碼管輸出。)

表3-1譯碼器真值表

(2)按照圖3-3所示的譯碼器邏輯圖進行連線。其中A、B、C、D接撥號開關(guān)，a、b、c、d、e、f、g接數(shù)碼顯示板接口，管腳映射均為I/O口，映射后，通過撥號開關(guān)改變輸入二進制碼，則輸出數(shù)碼管上顯示相應(yīng)的數(shù)值。

(3)數(shù)碼掃描原理。數(shù)碼顯示板上一共有8個數(shù)碼管，如果按照傳統(tǒng)的數(shù)碼管驅(qū)動方式，則需要8個七段譯碼器進行驅(qū)動，這樣既浪費資源，又使電路工作不可靠。所以現(xiàn)在最常見的數(shù)碼管驅(qū)動電路為動態(tài)掃描顯示，這樣可以節(jié)省資源，只需一個譯碼器就可以實現(xiàn)電路正常、可靠的工作，因此，傳統(tǒng)的一個譯碼器驅(qū)動一個數(shù)碼管的電路模式已經(jīng)不再使用。數(shù)碼掃描顯示的工作原理如下：

圖3-3七段譯碼器及數(shù)碼管

8個數(shù)碼管在同一時間進行顯示，可用兩種不同的方式獲得：第一就是傳統(tǒng)的方式；第二即利用人眼的視覺暫留效應(yīng)，把8個數(shù)碼管按一定順序(從左至右或從右至左)進行點亮，當(dāng)點亮的頻率(即掃描頻率)不大時，我們看到的是數(shù)碼管一個個地點亮。然而，當(dāng)點亮頻率足夠大時，我們看到的是全部同時顯示(點亮)，與傳統(tǒng)方式得到的結(jié)果完全一樣。因此我們只要給數(shù)碼管這樣一個掃描頻率，就可以實現(xiàn)8個(或更多)數(shù)碼管同時點亮。這個頻率可以通過一個計數(shù)器來產(chǎn)生，只要計數(shù)頻率足夠大，就可以實現(xiàn)我們的要求。同時，動態(tài)數(shù)碼掃描顯示的硬件電路設(shè)計要求：對共陽數(shù)碼管，將其公共端陽極接三八譯碼器的輸出，三八譯碼器的輸入為位選信號輸入；將8個(或更多)數(shù)碼管的相同段接在一起，然后引出。

4．實驗內(nèi)容

(1)查閱資料，描述七段譯碼器的工作原理。

(2)用VerilogHDL語言編寫出七段譯碼器的源程序，并編譯通過。

(3)管腳映射按芯片要求進行，進行波形仿真測試，在數(shù)碼管上顯示譯碼后的數(shù)字。

(4)編寫實驗報告，總結(jié)實驗步驟、實驗結(jié)果及心得體會。

1．實驗?zāi)康?/p>

(1)設(shè)計組合電路，實現(xiàn)二進制到十進制數(shù)值轉(zhuǎn)換和BCD碼顯示。

(2)學(xué)習(xí)使用硬件描述語言(VerilogHDL或VHDL)描述規(guī)定邏輯函數(shù)的布爾表達式。3.3數(shù)值轉(zhuǎn)換和BCD碼顯示設(shè)計

2．實驗設(shè)備

硬件：PC機、AlteraDE2教學(xué)開發(fā)板。

軟件：QuartusⅡ軟件。

3．實驗原理

設(shè)計的電路可以將四位的二進制數(shù)V=V3V2V1V0，轉(zhuǎn)換成二位十進制數(shù)D=d1d0。電路中包含比較器，可以檢查大于9的數(shù)值V，并使用比較器的輸出來控制七段數(shù)碼管的顯示。

4．實驗內(nèi)容

(1)為VHDLentity建立QuartusⅡ工程。

(2)編譯電路和使用功能仿真，驗證所設(shè)計的比較器、復(fù)用器及電路A(見圖3-4)的正確性。

(3)擴展VHDL程序，增加圖3-4中的電路B和七段解碼器。改變程序的輸入和輸出來調(diào)節(jié)DE2教學(xué)開發(fā)板上SW3～SW0對應(yīng)的二進制數(shù)值V，顯示HEX1和HEX0對應(yīng)的十進制數(shù)d1d0。確認(rèn)為DE2教學(xué)開發(fā)板所需的引腳分配。

圖3-4二進進到十進制轉(zhuǎn)換電路的部分設(shè)計

(4)重新編譯工程，并下載電路到FPGA芯片中。

(5)測試所設(shè)計電路，V取所有可能值，觀察輸出變化。

(6)編寫實驗報告，總結(jié)實驗步驟、實驗結(jié)果及心得體會。

1．實驗?zāi)康?/p>

(1)熟悉74系列等宏功能模塊的使用。

(2)掌握數(shù)字系統(tǒng)設(shè)計方法。

(3)掌握復(fù)雜的原理圖層次化設(shè)計方法。3.48位十進制頻率計設(shè)計

2．實驗設(shè)備

硬件：PC機、AlteraDE2教學(xué)開發(fā)板。

軟件：QuartusⅡ軟件。

3．實驗原理

根據(jù)頻率的定義和頻率測量的基本原理，測定信號的頻率必須有一個脈寬為1

s的對輸入信號脈沖計數(shù)允許的信號；1

s計數(shù)結(jié)束后，計數(shù)值被鎖存，計數(shù)器清零，為下一次計數(shù)周期做準(zhǔn)備。這三個信號可由一個控制信號發(fā)生器產(chǎn)生。

利用兩位計數(shù)器模塊，連接計數(shù)進位，用4個計數(shù)器模塊完成一個8位帶時鐘使能的計數(shù)器。

4．實驗內(nèi)容

(1)完成2位頻率計的設(shè)計。

(2)采用2位數(shù)碼管顯示頻率，待測頻率接入EXTclock。

(3)設(shè)計電路，并完成原理圖輸入、編譯、綜合、適配、仿真以及下載到DE2上運行。

(4)在2位頻率計的基礎(chǔ)上，設(shè)計8位十進制頻率計。

(5)按照規(guī)范格式，編寫實驗報告，給出各層次原理圖及其相應(yīng)仿真波形，并給出時序分析情況。

(6)編寫實驗報告，總結(jié)實驗步驟、實驗結(jié)果及心得體會。

1．實驗?zāi)康?/p>

(1)掌握搶答器的工作原理。

(2)能熟練應(yīng)用硬件描述語言進行數(shù)字系統(tǒng)設(shè)計。

(3)設(shè)計一個三人搶答器。3.5三人搶答器設(shè)計

2．實驗設(shè)備

硬件：PC機、AlteraDE2教學(xué)開發(fā)板。

軟件：QuartusⅡ軟件。

3．實驗原理

在進行智力競賽時，常常需要一種反應(yīng)準(zhǔn)確、顯示方便的搶答裝置：當(dāng)某人最先按下按鈕時，顯示屏上就顯示這個人的代號同時報警提示，表明此題已被人搶到。同時其他人按下按鈕無效，即被鎖定。本實驗中三人搶答器的設(shè)計要求如下：

三人(A，B，C)中任一人最先按下按鈕，則該人面前的指示燈亮(輸出為1，用三個交通燈中的一個表示，紅表示A，綠表示B，黃表示C)，同時蜂鳴器報警，其它人按下按鈕則無效(輸出為0)。

圖3-5三人搶答器的原理方框圖

4．實驗內(nèi)容

(1)設(shè)計元件(采用RS觸發(fā)器)。

(2)設(shè)計頂層文件。

(3)完成編譯、綜合、適配、仿真以及下載到DE2上運行。

(4)按照規(guī)范格式，編寫實驗報告，總結(jié)實驗步驟、實驗結(jié)果及心得體會。

1．實驗?zāi)康?/p>

(1)熟練利用硬件描述語言進行數(shù)字系統(tǒng)設(shè)計。

(2)掌握數(shù)字系統(tǒng)的設(shè)計方法——自頂向下的設(shè)計思想。

(3)利用實驗3.4的結(jié)果來計數(shù)。

(4)根據(jù)秒表的功能要求設(shè)計一個秒表。3.6秒表設(shè)計

2．實驗設(shè)備

硬件：PC機、AlteraDE2教學(xué)開發(fā)板。

軟件：QuartusⅡ軟件。

3．實驗原理

1)功能描述

秒表是一種計時工具，有著很廣泛的用途。本實驗中的秒表要求有兩個功能按鈕：一個是計數(shù)和停止計數(shù)按鈕，當(dāng)?shù)谝淮伟聪麓税粹o時，秒表開始計數(shù)，再一次按下時，秒表停止計數(shù)，并顯示所計的數(shù)字；另一個是清零按鈕，當(dāng)按下此按鈕時，秒表清零。在數(shù)碼管上采用掃描顯示輸出。

2)基本原理

本實驗中用到的主要元件有計數(shù)器、控制邏輯、多路選擇器和譯碼器等。秒、分都是六十進制計數(shù)，所以必須采用兩個六十進制的計數(shù)器(或六進制計數(shù)器與十進制計數(shù)器的組合)；控制邏輯主要是用來實現(xiàn)計數(shù)和清零。秒表的基本原理方框圖如圖3-6所示。

圖3-6秒表的原理方框圖

3)自頂向下的設(shè)計方法

自頂向下的設(shè)計方法是數(shù)字系統(tǒng)設(shè)計中最常用的設(shè)計方法，也是基于芯片的系統(tǒng)設(shè)計的主要方法。它的基本流程框圖如圖3-7所示。

自頂向下的設(shè)計方法利用功能分割手段將設(shè)計由上到下進行層次化和模塊化，即分層次、分模塊進行設(shè)計和仿真。功能分割時，將系統(tǒng)功能分解為功能塊，功能塊再分解為邏輯塊，邏輯塊再分解為更少的邏輯塊和電路。如此分割，逐步將系統(tǒng)細(xì)化，將功能逐步具體化、模塊化。高層次設(shè)計進行功能和接口描述，說明模塊的功能和接口，模塊功能的更詳細(xì)描述在下一設(shè)計層次說明，最底層的設(shè)計才涉及具體寄存器和邏輯門電路等實現(xiàn)方式的描述。(注意：這里所說的模塊可能是芯片或電路板。)

圖3-7自頂向下設(shè)計方法的基本流程框圖

4．實驗內(nèi)容

(1)采用自頂向下的設(shè)計方法，根據(jù)原理圖將系統(tǒng)劃分模塊；設(shè)計元件，即邏輯塊。

(2)逐級向上進行元件例化，設(shè)計頂層文件。

(3)完成秒、分計數(shù)功能，由數(shù)碼掃描顯示輸出，并具有清零端和計數(shù)使能端。在功能允許的情況下，可自由發(fā)揮。

(4)完成編譯、綜合、適配、仿真以及下載到DE2上運行。

(5)按照規(guī)范格式，編寫實驗報告，總結(jié)實驗步驟、實驗結(jié)果及心得體會。

1．實驗?zāi)康?/p>

(1)掌握序列檢測器的工作原理。

(2)學(xué)會用狀態(tài)機進行數(shù)字系統(tǒng)設(shè)計。3.7序列檢測器設(shè)計

2．實驗設(shè)備

硬件：PC機、AlteraDE2教學(xué)開發(fā)板。

軟件：QuartusⅡ軟件。

3．實驗原理

1)序列檢測器的基本工作過程

序列檢測器用于檢測一組或多組由二進制碼組成的脈沖序列信號，在數(shù)字通信中有著廣泛的應(yīng)用。當(dāng)序列檢測器連續(xù)收到一組串行二進制碼后，如果這組碼與檢測器中預(yù)先設(shè)置的碼相同，則輸出1，否則輸出0。由于這種檢測的關(guān)鍵在于正確碼的接收必須是連續(xù)的，這就要求檢測器必須記住前一次的正確碼及正確序列，直到在連續(xù)的檢測中所收到的每一位碼都與預(yù)置的對應(yīng)碼相同。在檢測過程中，任何一位不相等都將回到初始狀態(tài)重新開始檢測。序列檢測器的原理框圖如圖3-8所示。

圖3-8序列檢測器的原理框圖

2)狀態(tài)機的基本設(shè)計思想

在狀態(tài)連續(xù)變化的數(shù)字系統(tǒng)設(shè)計中，采用狀態(tài)機的設(shè)計思想有利于提高設(shè)計效率，增加程序的可讀性，減少錯誤的發(fā)生幾率。同時，狀態(tài)機的設(shè)計方法也是數(shù)字系統(tǒng)中一種最常用的設(shè)計方法。一般來說，標(biāo)準(zhǔn)狀態(tài)機可以分為摩爾(Moore)機和米立(Mealy)機兩種。在摩爾機中，其輸出僅僅是當(dāng)前狀態(tài)值的函數(shù)，并且僅在時鐘上升沿到來時才發(fā)生變化。米立機的輸出則是當(dāng)前狀態(tài)值、當(dāng)前輸出值和當(dāng)前輸入值的函數(shù)。本實驗要從一串二進制碼中檢測出一個已預(yù)置的8位二進制碼10001110，每增加一位二進制碼相當(dāng)于增加一個狀態(tài)，再加上一個初始態(tài)，用9個狀態(tài)可以實現(xiàn)。其過程如圖3-9所示。

注意：此圖作為參考，檢測不同的二進制碼其過程不同。

圖3-9序列檢測器的狀態(tài)轉(zhuǎn)換圖

4．實驗內(nèi)容

(1)充分理解狀態(tài)機的工作原理，畫出狀態(tài)轉(zhuǎn)換圖。

(2)寫出狀態(tài)機的源程序，完成編譯、綜合、適配、仿真以及下載到DE2上運行。

(3)檢查結(jié)果是否正確，修正設(shè)計方案。

(4)按照規(guī)范格式，編寫實驗報告，總結(jié)實驗步驟、實驗結(jié)果及心得體會。

1．實驗?zāi)康?/p>

(1)學(xué)會數(shù)字頻率計的設(shè)計方法。

(2)設(shè)計一個計數(shù)范圍在0～1MHz的數(shù)字頻率計。

(3)進一步掌握自頂向下的數(shù)字系統(tǒng)設(shè)計方法，并體會其優(yōu)越性。3.8數(shù)字頻率計設(shè)計

2．實驗設(shè)備

硬件：PC機、AlteraDE2教學(xué)開發(fā)板。

軟件：QuartusⅡ軟件。

3．實驗原理

若某一信號在T秒時間里重復(fù)變化了N次，則根據(jù)頻率的定義可知該信號的頻率fs

=

N/T。通常測量時間T取1秒或它的十進制時間。頻率計原理框圖如圖3-10所示。

圖3-10頻率計原理框圖

(1)時基T產(chǎn)生電路：提供準(zhǔn)確的計數(shù)時間T。晶振產(chǎn)生一個振蕩頻率穩(wěn)定的脈沖，通過分頻整形、門控雙穩(wěn)后，產(chǎn)生所需寬度的基準(zhǔn)時間T的脈沖，又稱閘門時間脈沖。

注意：分頻器一般采用計數(shù)器完成，計數(shù)器的模即為分頻比。

(2)計數(shù)脈沖形成電路：將被測信號變換為可計數(shù)的窄脈沖，其輸出受閘門脈沖的控制。

(3)計數(shù)顯示電路：對被測信號進行計數(shù)，顯示被測信號的頻率。計數(shù)器一般采用多位十進制計數(shù)器；控制邏輯電路控制計數(shù)的工作程序：準(zhǔn)備——計數(shù)——顯示——復(fù)位——準(zhǔn)備下一次測量。

4．實驗內(nèi)容

(1)畫出實驗原理方框圖。

(2)設(shè)計測頻控制邏輯電路(以1

s為例)，要求產(chǎn)生一個1

s脈寬的周期信號；對計數(shù)器的每一位計數(shù)使能進行控制；完成下一次測量前的計數(shù)器復(fù)位。

(3)設(shè)計十進制計數(shù)器，要求具有計數(shù)使能端CNTEN、復(fù)位端CLR、進位輸出端CO。

(4)進行元件例化，元件例化見圖3-11(供參考)。

(5)完成編譯、綜合、適配、仿真以及下載到DE2上運行。

(6)按照規(guī)范格式，編寫實驗報告，總結(jié)實驗步驟、實驗結(jié)果及心得體會。

圖3-11頻率計元件例化圖

1．實驗?zāi)康?/p>

運用在“數(shù)字電路與邏輯設(shè)計”課程中學(xué)過的基本理論知識，設(shè)計并運用FPGA實現(xiàn)一個簡單的4位操作數(shù)的微處理器。完成微處理器硬件系統(tǒng)設(shè)計和指令系統(tǒng)設(shè)計兩方面的任務(wù)，使微處理器能夠?qū)崿F(xiàn)兩個不帶符號位的4位二進制數(shù)原碼相乘等功能。3.9簡單微處理器的設(shè)計與實現(xiàn)

2．實驗原理

1)微處理器硬件系統(tǒng)及原理

微處理器硬件系統(tǒng)包括運算器、控制器、存儲器以及其它必要的邏輯部件。圖3-12為微處理器的原理框圖，說明如下：

(1)程序計數(shù)器PC：存放將要執(zhí)行指令的地址。

(2)指令存儲器IRAM：存放用戶指令，容量為16

×

8的RAM(或寄存器堆)。開關(guān)S的狀態(tài)用于控制指令的寫入或讀出操作。

(3)指令寄存器IR：存放被執(zhí)行指令的操作碼，直接供給運算控制器。

(4)控制器CON：產(chǎn)生一系列時序邏輯信號，控制微處理器各個部件協(xié)調(diào)一致地完成每條指令相應(yīng)的操作，實現(xiàn)兩個4位操作數(shù)的運算。

(5)通用寄存器堆RAM：它由4個4位的通用寄存器R0、R1、R2、R3組成，用來存放運算過程中讀出和寫入的數(shù)據(jù)。

(6)緩沖寄存器RS和RD：用于存放處理器的兩個操作數(shù)(S)和(D)。

(7)運算器ALU和進位寄存器C：運算器是4位算術(shù)邏輯運算單元，它對2個4位二進制數(shù)(S)和(D)進行處理，進位輸入端C0所加的是控制器送來的CI信號，運算結(jié)果的低四位直接輸出，而運算結(jié)果的進位C4輸出到進位寄存器中。

(8)運算結(jié)果顯示送七段數(shù)碼管顯示，用十六進制數(shù)顯示。

圖3-12簡單微處理器框圖

2)處理器指令系統(tǒng)及功能

處理器規(guī)定基本指令字長為8位，指令的每一位從高到低用D7、D6、D5、D4、D3、D2、D1、D0表示。指令系統(tǒng)共包括三類指令：寄存器指令、轉(zhuǎn)移指令和停機指令，指令的編碼格式如表3-2所示。

表3-2指令格式

(1)寄存器指令。

這類指令能夠執(zhí)行兩個寄存器之間的運算操作，包含OP、CC、S和D四個字段。其中S和D字段指定了兩個寄存器。記號(S)表示由S字段所指定的寄存器的內(nèi)容；記號(D)表示由D字段所指定的D寄存器的內(nèi)容。OP字段規(guī)定了在(S)和(D)之間執(zhí)行的操作種類，OP字段的編碼狀態(tài)和詳細(xì)功能對應(yīng)關(guān)系如表3-3所示。

表3-3寄存器指令操作碼OP與功能表表中(S)和(D)分別表示源寄存器S和目的寄存器D的內(nèi)容，()表示S內(nèi)容的反碼。CC字段決定了控制器送給ALU進位信號CI的狀況。CC字段編碼和功能對照關(guān)系如表3-4所示。表3-4進位標(biāo)志字段CC功能表每當(dāng)執(zhí)行寄存器指令時，都將影響C寄存器的內(nèi)容，而其它兩類指令不影響C寄存器的內(nèi)容。表3-5給出了一些寄存器指令的例子。表3-5寄存器指令舉例

(2)轉(zhuǎn)移指令。

指令碼高兩位D7D6為11時表示轉(zhuǎn)移指令。當(dāng)CI為1時(CI內(nèi)容由CC字段決定，見表3-4)，轉(zhuǎn)移到指令A(yù)DDR字段指定的指令地址繼續(xù)執(zhí)行。根據(jù)字段CC的內(nèi)容實際上可以構(gòu)成三種轉(zhuǎn)移指令：無條件轉(zhuǎn)移、有進位轉(zhuǎn)移和無進位轉(zhuǎn)移，如表3-6所示。

表3-6轉(zhuǎn)移指令功能表

(3)停機及輸入、輸出(I/O)指令。

指令碼的高4位D7D6D5D4為1100時表示停機及輸入、輸出指令。其中L、H字段決定該指令的具體功能，見表3-7。表3-7L、H字段功能

3)示范程序

表3-8是兩個不帶符號位的4位二進制數(shù)相乘的程序，乘積為8位。該程序保存于指令存儲器中，實際操作之前，請先看懂這個程序，并在操作時注意以下幾點：

(1)在程序運行之前，首先將輸入開關(guān)S3～S0置為乘數(shù)X，然后送入啟動信號Start，使程序開始執(zhí)行。

(2)當(dāng)執(zhí)行完第0條指令(即X→R1)之后，處理器自動停機，此時由輸入開關(guān)S3～S0置被乘數(shù)Y，再啟動處理器運行，它在執(zhí)行第3條指令時，將被乘數(shù)Y→R1。

(3)處理器重復(fù)取指，執(zhí)行指令過程，部分乘積的低四位存放在R2中，高四位存放在R3中，直到執(zhí)行完第11條指令后停機，并且顯示器顯示出乘積的高四位；再啟動，則處理器執(zhí)行完第12條指令后又停機，此時顯示器顯示出乘積的低四位。

表3-8乘法程序

4)處理器的設(shè)計

為實現(xiàn)上述處理器