VHDL數(shù)字頻率計(jì)設(shè)計(jì)講解學(xué)習(xí)

6.5數(shù)字頻率計(jì)的設(shè)計(jì)

1.設(shè)計(jì)思路圖6.5是8位十進(jìn)制數(shù)字頻率計(jì)的電路邏輯圖，它由一個(gè)測頻控制信號發(fā)生器TESTCTL、8個(gè)有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器CNT10、一個(gè)32位鎖存器REG32B組成。以下分別敘述頻率計(jì)各邏輯模塊的功能與設(shè)計(jì)方法。圖6.58位十進(jìn)制數(shù)字頻率計(jì)邏輯圖1)測頻控制信號發(fā)生器設(shè)計(jì)頻率測量的基本原理是計(jì)算每秒鐘內(nèi)待測信號的脈沖個(gè)數(shù)。這就要求TESTCTL的計(jì)數(shù)使能信號TSTEN能產(chǎn)生一個(gè)1秒脈寬的周期信號，并對頻率計(jì)的每一計(jì)數(shù)器CNT10的ENA使能端進(jìn)行同步控制。當(dāng)TSTEN高電平時(shí)，允許計(jì)數(shù)；低電平時(shí)，停止計(jì)數(shù)，并保持其所計(jì)的數(shù)。在停止計(jì)數(shù)期間，首先需要一個(gè)鎖存信號LOAD的上跳沿將計(jì)數(shù)器在前1秒鐘的計(jì)數(shù)值鎖存進(jìn)32位鎖存器REG32B中，并由外部的7段譯碼器譯出并穩(wěn)定顯示。鎖存信號之后，必須有一清零信號CLR_CNT對計(jì)數(shù)器進(jìn)行清零，為下1秒鐘的計(jì)數(shù)操作作準(zhǔn)備。測頻控制信號發(fā)生器的工作時(shí)序如圖6.6所示。為了產(chǎn)生這個(gè)時(shí)序圖，需首先建立一個(gè)由D觸發(fā)器構(gòu)成的二分頻器，在每次時(shí)鐘CLK上沿到來時(shí)其值翻轉(zhuǎn)。其中控制信號時(shí)鐘CLK的頻率取1Hz，而信號TSTEN的脈寬恰好為1s，可以用作閘門信號。此時(shí)，根據(jù)測頻的時(shí)序要求，可得出信號LOAD和CLR_CNT的邏輯描述。由圖6.6可見，在計(jì)數(shù)完成后，即計(jì)數(shù)使能信號TSTEN在1s的高電平后，利用其反相值的上跳沿產(chǎn)生一個(gè)鎖存信號LOAD，0.5s后，CLR_CNT產(chǎn)生一個(gè)清零信號上跳沿。高質(zhì)量的測頻控制信號發(fā)生器的設(shè)計(jì)十分重要，設(shè)計(jì)中要對其進(jìn)行仔細(xì)的實(shí)時(shí)仿真(TIMINGSIMULATION)，防止可能產(chǎn)生的毛刺。2)寄存器REG32B設(shè)計(jì)設(shè)置鎖存器的好處是，顯示的數(shù)據(jù)穩(wěn)定，不會(huì)由于周期性的清零信號而不斷閃爍。若已有32位BCD碼存在于此模塊的輸入口，在信號LOAD的上升沿后即被鎖存到寄存器REG32B的內(nèi)部，并由REG32B的輸出端輸出，然后由實(shí)驗(yàn)板上的7段譯碼器譯成能在數(shù)碼管上顯示輸出的相對應(yīng)的數(shù)值。3)十進(jìn)制計(jì)數(shù)器CNT10的設(shè)計(jì)如圖6.5所示，此十進(jìn)制計(jì)數(shù)器的特殊之處是，有一時(shí)鐘使能輸入端ENA，用于鎖定計(jì)數(shù)值。當(dāng)高電平時(shí)計(jì)數(shù)允許，低電平時(shí)禁止計(jì)數(shù)。2.VHDL源程序1)有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器的源程序CNT10.VHDLIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL； --有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器ENTITYCNT10ISPORT(CLK：INSTD_LOGIC； --計(jì)數(shù)時(shí)鐘信號CLR：INSTD_LOGIC； --清零信號END：INSTD_LOGIC； --計(jì)數(shù)使能信號CQ：OUTINTEGERRANGE0TO15； --4位計(jì)數(shù)結(jié)果輸出CARRY_OUT：OUTSTD_LOGIC)； --計(jì)數(shù)進(jìn)位ENDCNT10；ARCHITECTUREARTOFCNT10IS SIGNALCQI：INTEGERRANGE0TO15； BEGIN PROCESS(CLK，CLR，ENA) BEGIN IFCLR='1'THENCQI<=0； --計(jì)數(shù)器異步清零ELSIFCLK'EVENTANDCLK='1'THENIFENA='1'THENIFCQI<9THENCQI<=CQI+1；ELSECQI<=0；ENDIF； --等于9，則計(jì)數(shù)器清零ENDIF；ENDIF；ENDPROCESS；PROCESS(CQI)BEGINIFCQI=9THENCARRY_OUT<='1'； --進(jìn)位輸出ELSECARRY_OUT<='0'；ENDIF；ENDPROCESS；CQ<=CQI；ENDART；2)32位鎖存器的源程序REG32B.VHDLIBRARYIEEE；--32位鎖存器USEIEEE.STD_LOGIC_1164.ALL；ENTITYREG32BISPORT(LOAD：INSTD_LOGIC；DIN：INSTD_LOGIC_VECTOR(31DOWNTO0)；DOUT：OUTSTD_LOGEC_VECTOR(31DOWNTO0))；ENDREG32B；ARCHITECTUREARTOFREG32BISBEGINPROCESS(LOAD，DIN)BEGINIFLOAD'EVENTANDLOAD='1'THENDOUT<=DIN；--鎖存輸入數(shù)據(jù)ENDIF；ENDPROCESS；ENDART；3)測頻控制信號發(fā)生器的源程序TESTCTL.VHDLIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL； --測頻控制信號發(fā)生器USEIEEE.STD_LOGIC_UNSIGNED.ALLENTITYTESTCTLISPORT(CLK：INSTD_LOGIC； --1Hz測頻控制時(shí)鐘TSTEN：OUTSTD_LOGIC； --計(jì)數(shù)器時(shí)鐘使能CLR_CNT：OUTSTD_LOGIC； --計(jì)數(shù)器清零LOAD：OUTSTD_LOGIC)； --輸出鎖存信號ENDTESTCTL；ARCHITECTUREARTOFTESTCTLISSIGNALDvi2CLK：STD_LOGIC；BEGINPROCESS(CLK)BEGINIFCLK'EVENTANDCLK='1'THEN --1Hz時(shí)鐘二分頻Div2CLK<=NOTDiv2CLK；ENDIF；ENDPROCESS；PROCESS(CLK，Div2CLK)BEGINIFCLK='0'ANDDiv2CLK='0'THEN --產(chǎn)生計(jì)數(shù)器清零信號CLR_CNT<='1'；ELSECLR_CNT<='0'；ENDIF；ENDPROCESS；LOAD<=NOTDiv2CLK；TSTEN<=Div2CLK；ENDART；4)數(shù)字頻率計(jì)的源程序FREQ.VHDLIBRARYIEEE；USEIEEE.STD_LOGIC_1164.ALL；ENTITYFREQISPORT(FSIN：INSTD_LOGIC；CLK：INSTD_LOGIC；DOUT：OUTSTD_LOGIC_VECTOR(31DOWNTO0))；ENDFREQ；ARCHITECTUREARTOFFREQISCOMPONENTCNT10--待調(diào)用的有時(shí)鐘使能的十進(jìn)制計(jì)數(shù)器端口定義PORT(CLK，CLR，ENA：INSTD_LOGIC；CQ：OUTSTD_LOGIC_VECTOR(3DOWNTO0)；CARRY_OUT：OUTSTD_LOGIC)；ENDCOMPONENT；COMPONENTREG32B--待調(diào)用的32位鎖存器端口定義．．．COMPONENTTESTCTL--待調(diào)用的測頻控制信號發(fā)生器端口定義．．．SIGNALTSTEN：STD_LOGIC；SIGNALCLR_CNT：STD_LOGIC；SIGNALLOAD：STD_LOGIC；SIGNALCARRY1：STD_LOGIC；SIGNALCARRY2：STD_LOGIC；SIGNALCARRY3：STD_LOGIC；SIGNALCARRY4：STD_LOGIC；SIGNALCARRY5：STD_LOGIC；SIGNALCARRY6：STD_LOGIC；SIGNALCARRY7：STD_LOGIC；SIGNALCARRY8：STD_LOGIC；SIGNALDIN：STD_LOGIC_VECTOR(31DOWNTO0)；BEGINU0：TESTCTLPORTMAP(CLK=>CLK，TSTEN=>TSTEN，CLR_CNT=>CLR_CNT，LOAD=>LOAD)；U1：CNT10PORTMAP(CLK=>FSIN，CLR=>CLR_CNT，ENA=>TSTEN，CQ=>DIN(3DOWNTO0)，CARRY_OUT=>CARRY1)；U2：CNT10PORTMAP(CLK=>CARRY1，CLR=>CLR_CNT，ENA=>TSTEN，CQ=>DIN(7DOWNTO4)，CARRY_OUT=>CARRY2)；U3：CNT10PORTMAP(CLK=>CARRY2，CLR=>CLR_CNT，ENA=>TSTEN，CQ=>DIN(11DOWNTO8)，CARRY_OUT=>CARRY3)；U4：CNT10PORTMAP(CLK=>CARRY3，CLR=>CLR_CNT，ENA=>TSTEN，CQ=>DIN(15DOWNTO12)，CARRY_OUT=>CARRY4)；U5：CNT10PORTMAP(CLK=>CARRY4，CLR=>CLR_CNT，ENA=>TSTEN，CQ=>DIN(19DOWNTO16)，CARRY_OUT=>CARRY5)；U6：CNT10PORTMAP(CLK=>CARRY5，CLR=>CLR_CNT，ENA=>TSTEN，CQ=>DIN(23DOWNTO20)，CARRY_OUT=>CARRY6)；U7：CNT10PORTMAP(CLK=>CARRY6，CLR=>CLR_CNT，ENA=>TSTEN，CQ=>DIN(27DOWNTO24)，CARRY_OUT=>CARRY7)；U8：CNT10PORTMAP(CLK=>CARRY7，CLR=>CLR_CNT，ENA=>TSTEN，CQ=>DIN(31DOWNTO28)，CARRY_OUT=>CARRY8)；U9：REG32BPORTMAP(LOAD=>LOAD，DIN=>DIN(31DOWNTO0)，DOUT=>DOUT