TLC5510接口電路及程序設(shè)計(jì)課件

TLC5510介面電路及程式設(shè)計(jì)

TLC5510與FPGA介面電路

TLC5510是CMOS、8位、20MSPS模擬/數(shù)字轉(zhuǎn)換器（ADC），它利用了半閃速結(jié)構(gòu)。TLC5510用單5V電源工作，消耗功率100mW(典型值)，具有內(nèi)部採(cǎi)樣和保持電路，具有高阻抗方式的並行口以及內(nèi)部基準(zhǔn)電阻（內(nèi)部基準(zhǔn)電阻使用VDDA可以產(chǎn)生標(biāo)準(zhǔn)的2V滿度轉(zhuǎn)換範(fàn)圍）。與閃速轉(zhuǎn)換器（flashconverters）相比，半閃速結(jié)構(gòu)減少了功率損耗和晶片尺寸。通過(guò)在2步過(guò)程（2-stepprocess）中實(shí)現(xiàn)轉(zhuǎn)換，可大大減少比較器的數(shù)目。轉(zhuǎn)換數(shù)據(jù)的等待時(shí)間為2.5個(gè)時(shí)鐘。

FPGA與TLC5510的介面電路圖TLC5510與FPGA介面電路圖的注釋FPGA_IO1提供TLC5510工作時(shí)鐘。FPGA_IO2~9接收TLC5510的採(cǎi)樣數(shù)據(jù)。FPGA_IO10為TLC5510提供輸出使能信號(hào)OE，低電平有效。

元件參數(shù)C1~C70.01μFC8~C1447μFFB1、FB2、FB3鐵氧體磁環(huán)

左表為TLC5510與FPGA介面應(yīng)用電路元器件。TLC5510VHDL採(cǎi)樣控制程式設(shè)計(jì)

TLC5510時(shí)序

TLC5510是以流水線的工作方式進(jìn)行工作的。它在每一個(gè)CLK（時(shí)鐘）週期都啟動(dòng)一次採(cǎi)樣，完成一次採(cǎi)樣；每次啟動(dòng)採(cǎi)樣是在CLK的下降沿進(jìn)行，不過(guò)採(cǎi)樣轉(zhuǎn)換結(jié)果的輸出卻在2.5CLK週期後，如果計(jì)算上輸出延時(shí)td(D)，從採(cǎi)樣到輸出需經(jīng)2.5*CLK+td(D)。對(duì)於需要設(shè)計(jì)的採(cǎi)樣控制器，可以認(rèn)為，每加一個(gè)採(cǎi)樣CLK週期，A/D就輸出一個(gè)採(cǎi)樣數(shù)據(jù)。可以通過(guò)對(duì)FPGA系統(tǒng)時(shí)鐘進(jìn)行分頻得到一個(gè)與TLC5510的工作週期相一致的CLK1送入TLC5510，就可以對(duì)TLC5510實(shí)現(xiàn)控制TLC5510時(shí)序圖

TLC5510VHDL採(cǎi)樣控制程式

TLC5510採(cǎi)樣控制程式電路符號(hào)

TLC5510VHDL採(cǎi)樣控制程式libraryieee;useieee.std_logic_1164.all;entitytlc5510isport(clk:instd_logic;--系統(tǒng)時(shí)鐘

oe:outstd_logic;--TLC5510的輸出使能/OEclk1:outstd_logic;--TLC5510的轉(zhuǎn)換時(shí)鐘

din:instd_logic_vector(7downto0);--來(lái)自TLC5510的採(cǎi)樣數(shù)據(jù)

dout:outstd_logic_vector(7downto0));--FPGA數(shù)據(jù)輸出endtlc5510;architecturebehavoftlc5510issignalq:integerrange3downto0;begin接下頁(yè)process(clk)--此進(jìn)程中，把CLK進(jìn)行4分頻，得到TLC5510的轉(zhuǎn)換時(shí)鐘beginifclk'eventandclk='1'thenifq=3thenq<=0;elseq<=q+1;endif;endif;ifq>=2thenclk1<='1';--對(duì)系統(tǒng)CLK進(jìn)行4分頻

elseclk1<='0';endif;endprocess;oe<='0';--輸出使能賦低電平

dout<=din;