數(shù)字電子技術（第3版）課件 邱寄帆 第8章 存儲器和可編程邏輯器件簡介

第8章存儲器和可編程邏輯器件簡介8.1.3

存儲器的應用

2．EPROM的應用8.1.2

只讀存儲器（ROM）8.1半導體存儲器

8.1.4

其它類型存儲器簡介返回結束放映2025/2/111復習RAM的優(yōu)點？缺點？存儲器的容量如何計算？RAM如何實現(xiàn)字位擴展？2025/2/1128.1.2

只讀存儲器（ROM）返回1.固定ROM

只讀存儲器所存儲的內(nèi)容一般是固定不變的，正常工作時只能讀數(shù)，不能寫入，并且在斷電后不丟失其中存儲的內(nèi)容，故稱為只讀存儲器。ROM組成：地址譯碼器存儲矩陣輸出電路圖8-4ROM結構方框圖

2025/2/113

地址譯碼器有n個輸入端，有2n個輸出信息，每個輸出信息對應一個信息單元，而每個單元存放一個字，共有2n個字（W0、W1、…W2n-1稱為字線）。

每個字有m位，每位對應從D0、D1、…Dm-1輸出（稱為位線）。存儲器的容量是2n×m(字線×位線)。

ROM中的存儲體可以由二極管、三極管和MOS管來實現(xiàn)。2025/2/114圖8-5二極管ROM

圖8-6字的讀出方法

在對應的存儲單元內(nèi)存入的是1還是0，是由接入或不接入相應的二極管來決定的。

2025/2/115存儲矩陣為了便于表達和設計，通常將圖8-5簡化如圖8-7所示。圖8-74×4ROM陣列圖

有存儲單元地址譯碼器圖8-5二極管ROM2025/2/116

在編程前，存儲矩陣中的全部存儲單元的熔絲都是連通的，即每個單元存儲的都是1。用戶可根據(jù)需要，借助一定的編程工具，將某些存儲單元上的熔絲用大電流燒斷，該單元存儲的內(nèi)容就變?yōu)?，此過程稱為編程。熔絲燒斷后不能再接上，故PROM只能進行一次編程。2．可編程只讀存儲器（PROM）

圖8-8PROM的可編程存儲單元2025/2/1173．可擦可編程ROM（EPROM）

最早出現(xiàn)的是用紫外線照射擦除的EPROM。浮置柵MOS管（簡稱FAMOS管）的柵極被SiO2絕緣層隔離，呈浮置狀態(tài)，故稱浮置柵。當浮置柵帶負電荷時，F(xiàn)AMOS管處于導通狀態(tài)，源極－漏極可看成短路，所存信息是0。若浮置柵上不帶有電荷，則FAMOS管截止，源極－漏極間可視為開路，所存信息是1。

2025/2/118圖8-９

浮置柵EPROM(a)浮置柵MOS管的結構

(b)EPROM存儲單元帶負電-導通-存0不帶電-截止-存12025/2/119浮置柵EPROM出廠時，所有存儲單元的FAMOS管浮置柵都不帶電荷，F(xiàn)AMOS管處于截止狀態(tài)。寫入信息時，在對應單元的漏極與襯底之間加足夠高的反向電壓，使漏極與襯底之間的PN結產(chǎn)生擊穿，雪崩擊穿產(chǎn)生的高能電子堆積在浮置柵上，使FAMOS管導通。當去掉外加反向電壓后，由于浮置柵上的電子沒有放電回路能長期保存下來，在的環(huán)境溫度下，７０％以上的電荷能保存１０年以上。如果用紫外線照射FAMOS管１０～３０分鐘，浮置柵上積累的電子形成光電流而泄放，使導電溝道消失，F(xiàn)AMOS管又恢復為截止狀態(tài)。為便于擦除，芯片的封裝外殼裝有透明的石英蓋板。2025/2/11108.1.3

存儲器的應用2．EPROM的應用

程序存儲器、碼制轉(zhuǎn)換、字符發(fā)生器、波形發(fā)生器等。例：八種波形發(fā)生器電路。

將一個周期的三角波等分為256份，取得每一點的函數(shù)值并按八位二進制進行編碼，產(chǎn)生256字節(jié)的數(shù)據(jù)。用同樣的方法還可得到鋸齒波、正弦波、階梯波等不同的八種波形的數(shù)據(jù)，并將這八組數(shù)據(jù)共2048個字節(jié)寫入2716當中。返回2025/2/1111圖8-13八種波形發(fā)生器電路圖

波形選擇開關256進制計數(shù)器存八種波形的數(shù)據(jù)經(jīng)8位DAC轉(zhuǎn)換成模擬電壓。2025/2/1112S3S2S1波形A10A9A8A7A6A5A4A3A2A1A0000正弦波000H～0FFH001鋸齒波100H～1FFH010三角波200H～2FFH┇┇┇111階梯波700H～7FFH表8-2八種波形及存儲器地址空間分配情況

S1、S2和S3：波形選擇開關。兩個16進制計數(shù)器在CP脈沖的作用下，從00H～FFH不斷作周期性的計數(shù)，則相應波形的編碼數(shù)據(jù)便依次出現(xiàn)在數(shù)據(jù)線D0～D7上，經(jīng)D/A轉(zhuǎn)換后便可在輸出端得到相應波形的模擬電壓輸出波形。2025/2/1113

圖8-14三角波細分圖

下面以三角波為例說明其實現(xiàn)方法。三角波如圖8-14所示，在圖中取256個值來代表波形的變化情況。在水平方向的257個點順序取值，按照二進制送入EPROM2716（2K×8位）的地址端A0～A7，地址譯碼器的輸出為256個（最末一位既是此周期的結束，又是下一周期的開始）。由于2716是8位的，所以要將垂直方向的取值轉(zhuǎn)換成8位二進制數(shù)。2025/2/1114表8-3三角波存儲表

將這255個二進制數(shù)通過用戶編程的方法，寫入對應的存儲單元，如表8-3所示。將2716的高三位地址A10A9A8取為0，則該三角波占用的地址空間為000H～0FFH，共256個。

2025/2/11158.1.4其它類型存儲器簡介1.EEPROM用電氣方法在線擦除和編程的只讀存儲器。存儲單元采用浮柵隧道氧化層MOS管。寫入的數(shù)據(jù)在常溫下至少可以保存十年，擦除/寫入次數(shù)為１萬次～10萬次。2.快閃存儲器FlashMemory

采用與EPROM中的疊柵MOS管相似的結構，同時保留了EEPROM用隧道效應擦除的快捷特性。理論上屬于ROM型存儲器；功能上相當于RAM。單片容量已達64MB，并正在開發(fā)256MB的快閃存儲器?？芍貙懢幊痰拇螖?shù)已達100萬次。返回2025/2/1116

由美國Dallas半導體公司推出，為封裝一體化的電池后備供電的靜態(tài)讀寫存儲器。它以高容量長壽命鋰電池為后備電源，在低功耗的SRAM芯片上加上可靠的數(shù)據(jù)保護電路所構成。其性能和使用方法與SRAM一樣，在斷電情況下，所存儲的信息可保存10年。其缺點主要是體積稍大，價格較高。此外，還有一種nvSRAM，不需電池作后備電源，它的非易失性是由其內(nèi)部機理決定的。已越來越多地取代EPROM，并廣泛應用于通信設備、辦公設備、醫(yī)療設備、工業(yè)控制等領域。

3.非易失性靜態(tài)讀寫存儲器NVSRAM2025/2/1117串行存儲器是為適應某些設備對元器件的低功耗和小型化的要求而設計的。主要特點：所存儲的數(shù)據(jù)是按一定順序串行寫入和讀出的，故對每個存儲單元的訪問與它在存儲器中的位置有關。4.串行存儲器5.多端口存儲器MPRAM多端口存儲器是為適應更復雜的信息處理需要而設計的一種在多處理機應用系統(tǒng)中使用的存儲器。特點：有多套獨立的地址機構(即多個端口)，共享存儲單元的數(shù)據(jù)。多端口RAM一般可分為雙端口SRAM、VRAM、FIFO、MPRAM等幾類。

2025/2/1118表8-4常見存儲器規(guī)格型號

類型容量SRAMEPROMEEPROMFLASHNVSRAM雙口RAM2K×8611627162816

DS1213B7132/71364K×8

2732

DS1213B

8K×8626427642864

DS1213B

16K×8

27128

32K×862256272562825628F256DS1213D

64K×8

275122851228F512

128K×8628128270102801028F010DS1213D

256K×8628256270202802028F020

512K×8628512270402804028F040DS1650

1M×86281000270802808028F080

2025/2/1119作業(yè)題8-18-2返回2025/2/1120第8章存儲器和可編程邏輯器件簡介8.2.3

復雜的可編程邏輯器件（CPLD）8.2.2

普通可編程邏輯器件8.2可編程邏輯器件(PLD)簡介8.2.4

現(xiàn)場可編程門陣列（FPGA）

8.2.1

概述返回結束放映2025/2/1121復習只讀存儲器的分類？各自特點？2025/2/11228.2.1概述8.2可編程邏輯器件(PLD)簡介返回1.PLD在數(shù)字集成芯片中的位置

數(shù)字SSI、MSI集成LSI、VLSI電路ASIC全定制ASIC門陣列半定制ASIC標準單元

PLD2025/2/1123（1）數(shù)字集成電路按照芯片設計方法的不同分類：①通用型SSI、MSI集成電路；

②LSI、VLSI集成電路，如微處理器、單片機等；

③專用集成電路ASIC（LSI或VLSI）。2025/2/1124

（2）ASIC分類

全定制ASIC：硅片沒有經(jīng)過預加工，其各層掩模都是按特定電路功能專門制造的。半定制ASIC：按一定規(guī)格預先加工好的半成品芯片，然后再按具體要求進行加工和制造，包括門陣列、標準單元和可編程邏輯器件(PLD)三種。2025/2/11252.可編程邏輯器件(PLD)

（1）定義：PLD是廠家作為一種通用型器件生產(chǎn)的半定制電路，用戶可以利用軟、硬件開發(fā)工具對器件進行設計和編程，使之實現(xiàn)所需要的邏輯功能。（2）PLD的基本結構框圖其中輸入緩沖電路可產(chǎn)生輸入變量的原變量和反變量，并提供足夠的驅(qū)動能力。

2025/2/1126

（3）按集成度分類：

①低密度PLD(LDPLD)：結構簡單，成本低、速度高、設計簡便，但其規(guī)模較小(通常每片只有數(shù)百門)，難于實現(xiàn)復雜的邏輯。

按編程部位分類LDPLD分類與陣列或陣列輸出電路可編程類型可編程只讀存儲器PROM固定可編程固定半場可編程現(xiàn)場可編程邏輯陣列FPLA可編程可編程固定全場可編程可編程陣列邏輯PAL可編程固定固定半場可編程通用陣列邏輯GAL可編程固定邏輯宏單元（OLMC）半場可編程2025/2/1127②高密度PLD(HDPLD)：分類結構形式類型可擦除可編程邏輯器件(EPLD)與或陣列陣列型復雜可編程邏輯器件(CPLD)與或陣列陣列型現(xiàn)場可編程門陣列(FPGA)門陣列單元型

（4）PLD器件的優(yōu)點縮短設計周期，降低設計風險高可靠性和可加密性降低了產(chǎn)品生產(chǎn)的總費2025/2/1128

（5）常采用可編程元件(存儲單元)的類型：①一次性編程的熔絲或反熔絲元件；

②紫外線擦除、電可編程的EPROM(UVEPROM)存儲單元，即UVCMOS工藝結構；

③電擦除、電可編程存儲單元，一類是E2PROM即E2CMOS工藝結構，另一類是快閃(Flash)存儲單元；

④基于靜態(tài)存儲器(SRAM)的編程元件。其中，③類和④類目前使用最廣泛。

2025/2/1129圖8-15幾種常用邏輯符號表示方法（a）輸入緩沖器（b）

與門

（c）

或門（d）

三種連接

（6）幾種常見的邏輯符號表示方法2025/2/11308.2.2普通可編程邏輯器件1.可編程陣列邏輯（PAL）

（1）PAL的結構

與陣列—可編程；或陣列—固定輸出電路—固定圖8-16PAL的結構返回2025/2/1131

（2）PAL的輸出結構

①專用輸出結構。輸出端只能輸出信號，不能兼作輸入。只能實現(xiàn)組合邏輯函數(shù)。目前常用的產(chǎn)品有PAL10H8、PAL10L8等。

2025/2/1132②可編程I/O結構。輸出端有一個三態(tài)緩沖器，三態(tài)門受一個乘積項的控制。當三態(tài)門禁止，輸出呈高阻狀態(tài)時，I/O引腳作輸入用；當三態(tài)門被選通時，I/O引腳作輸出用。2025/2/1133③寄存器輸出結構。輸出端有一個D觸發(fā)器，在使能端的作用下，觸發(fā)器的輸出信號經(jīng)三態(tài)門緩沖輸出。能記憶原來的狀態(tài)，從而實現(xiàn)時序邏輯功能。2025/2/1134④異或—寄存器型輸出結構。輸出部分有兩個或門，它們的輸出經(jīng)異或門后再經(jīng)D觸發(fā)器和三態(tài)緩沖器輸出，這種結構便于對與或邏輯陣列輸出的函數(shù)求反，還可以實現(xiàn)對寄存器狀態(tài)進行維持操作，適用于實現(xiàn)計數(shù)器及狀態(tài)。（A⊕0=A，A⊕1=A

）2025/2/1135

（3）PAL的命名

PAL共有21種，通過不同的命名可以區(qū)別。圖8-17PAL的命名2025/2/1136

（4）PAL的優(yōu)點：

①

提高了功能密度，節(jié)省了空間。通常一片PAL可以代替4～12片SSI或2～4片MSI。同時，雖然PAL只有20多種型號，但可以代替90％的通用器件，因而進行系統(tǒng)設計時，可以大大減少器件的種類。②提高了設計的靈活性，且編程和使用都比較方便。

③

有上電復位功能和加密功能，可以防止非法復制。2025/2/1137

20世紀80年代初，美國Lattice半導體公司研制。

GAL的結構特點：輸出端有一個組態(tài)可編程的輸出邏輯宏單元OLMC，通過編程可以將GAL設置成不同的輸出方式。這樣，具有相同輸入單元的GAL可以實現(xiàn)PAL器件所有的輸出電路工作模式，故而稱之為通用可編程邏輯器件。

GAL與PAL的區(qū)別：

①PAL是PROM熔絲工藝，為一次編程器件，而GAL是E2PROM工藝，可重復編程；

②PAL的輸出是固定的，而GAL用一個可編程的輸出邏輯宏單元（OLMC）做為輸出電路。GAL比PAL更靈活，功能更強，應用更方便，幾乎能替代所有的PAＬ器件。2．通用可編程邏輯器件（GAL）2025/2/1138

GAL分為兩大類：一類是普通型，它的與、或結構與PAL相似，如GAL16V8，GAL20V8等。另一類為新型，其與、或陣列均可編程，與PLA相似，主要有GAL39V8。

例：普通型GAL16V8的基本特點。

（1）GAL的基本結構。

①

8個輸入緩沖器和8個輸出反饋/輸入緩沖器。

②8個輸出邏輯宏單元OLMC和8個三態(tài)緩沖器，每個OLMC對應一個I/O引腳。2025/2/1139GAL16V8的邏輯圖2025/2/1140

GAL器件沒有獨立的或陣列結構，各個或門放在各自的輸出邏輯宏單元（OLMC）中。

③由8×8個與門構成的與陣列，共形成64個乘積項，每個與門有32個輸入項，由8個輸入的原變量、反變量（16）和8個反饋信號的原變量、反變量（16）組成，故可編程與陣列共有32×8×8=2048個可編程單元。④系統(tǒng)時鐘CK

和三態(tài)輸出選通信號OE的輸入緩沖器。

2025/2/1141OLMC的邏輯圖

（2）輸出邏輯宏單元（OLMC）的結構2025/2/1142

或門：有8個輸入端，和來自與陣列的8個乘積項（PT）相對應。異或門：用于選擇輸出信號的極性。

D觸發(fā)器：使GAL適用于時序邏輯電路。

4個多路開關（MUX）：在結構控制字段作用下設定輸出邏輯宏單元的狀態(tài)。

2025/2/1143圖8-18GAL的結構控制字

（3）GAL的結構控制字①XOR（n）：輸出極性選擇位。共有8位，分別控制8個OLMC的輸出極性。異或門的輸出D與它的輸入信號B和XOR（n）之間的關系為：

D＝B⊕XOR

當XOR＝0時，即D=B；當XOR＝1時，即D=B

2025/2/1144②SYN（n）：時序邏輯電路/組合邏輯電路選擇位。當SYN＝0時，D觸發(fā)器處于工作狀態(tài)，OLMC可為時序邏輯電路；當SYN=1時，D觸發(fā)器處于非工作狀態(tài)，OLMC只能是組合邏輯電路。注意：當SYN＝0時，可以通過其它控制字，使D觸發(fā)器不被使用，這樣便可以構成組合邏輯輸出。但只要有一個OLMC需要構成時序邏輯電路時，就必須使SYN＝0。

③AC0、AC1（n）：與SYN相配合，用來控制輸出邏輯宏單元的輸出組態(tài)。

2025/2/1145

（4）GAL的5種工作模式SYNAC0AC1XOR功能輸出極性101/組合邏輯專用輸入三態(tài)門禁止/10001組合邏輯專用輸出低有效高有效11101組合邏輯帶反饋雙向I/O輸出低有效高有效01101時序邏輯組合I/O輸出低有效高有效01001時序邏輯寄存器輸出低有效高有效

只要寫入不同的結構控制字，就可以得到不同類型的輸出電路結構。

2025/2/11468.2.3復雜的可編程邏輯器件（CPLD）

基本包含三種結構：

CPLD是陣列型高密度可編程控制器，其基本結構形式和PAL、GAL相似，都由可編程的與陣列、固定的或陣列和邏輯宏單元組成，但集成規(guī)模都比PAL和GAL大得多。

邏輯陣列塊（LAB）可編程I/O單元可編程連線陣列（PIA）。

返回2025/2/1147圖8-19CPLD的結構圖2025/2/1148

⑴邏輯陣列塊（LAB）

一個LAB由十多個宏單元的陣列組成。每個宏單元由三個功能塊組成：邏輯陣列乘積項選擇矩陣可編程寄存器

它們可以被單獨的配置為時序邏輯或組合邏輯工作方式。如果每個宏單元中的乘積項不夠用時，還可以利用其結構中的共享和并聯(lián)擴展乘積項。2025/2/1149

⑵可編程I/O單元

I/O端常作為一個獨立單元處理。通過對I/O端口編程，可以使每個引腳單獨的配置為輸入輸出和雙向工作、寄存器輸入等各種不同的工作方式。

⑶可編程連線陣列在各LAB之間以及各LAB和I/O單元之間提供互連網(wǎng)絡。這種互連機制有很大的靈活性，它允許在不影響引腳分配的情況下改變內(nèi)部的設計。

2025/2/11508.2.4現(xiàn)場可編程門陣列（FPGA）

是20世紀80年代中期出現(xiàn)的高密度PLD。采用類似于掩模編程門陣列的通用結構，其內(nèi)部由許多獨立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接成所需要的數(shù)字系統(tǒng)。它具有密度高、編程速度快、設計靈活和可再配置等許多優(yōu)點，因此FPGA自1985年由Xilinx公司首家推出后，便受到普遍歡迎，并得到迅速發(fā)展。

FPGA的功能由邏輯結構的配置數(shù)據(jù)決定。工作時，這些配置數(shù)據(jù)存放在片內(nèi)的SRAM或熔絲圖上。基于SRAM的FPGA器件，在工作前需要從芯片外部加載配置數(shù)據(jù)。配置數(shù)據(jù)可以存儲在片外的EPROM、E2PROM或計算機軟、硬盤中。人們可以控制加載過程，在現(xiàn)場修改器件的邏輯功能，即所謂現(xiàn)場編程。

返回2025/2/1151圖8-20FPGA的基本結構

2025/2/1152

FPGA的基本結構：可編程邏輯模塊CLB

輸入／輸出模塊IOB

互連資源IR

⑴可編程邏輯模塊CLB

結構形式：

①查找表結構

②多路開關結構

③多級與非門結構。電路組成：邏輯函數(shù)發(fā)生器觸發(fā)器數(shù)據(jù)選擇器信號變換

2025/2/1153

⑵可編程輸入／輸出模塊(IOB)IOB主要完成芯片內(nèi)部邏輯與外部封裝腳的接口，它通常排列在芯片的四周；提供了器件引腳和內(nèi)部邏輯陣列的接口電路。每一個IOB控制一個引腳(除電源線和地線引腳外)，將它們可定義為輸入、輸出或者雙向傳輸信號端。

2025/2/1154

⑶可編程互連資源(IR)

包括各種長度的連線線段和一些可編程連接開關。連線通路的數(shù)量與器件內(nèi)部陣列的規(guī)模有關，陣列規(guī)模越大，連線數(shù)量越多?；ミB線按相對長度分為單線、雙線和長線三種。2025/2/1155作業(yè)題8-3返回2025/2/1156第8章存儲器和可編程邏輯器件簡介2.

可編程邏輯器件的開發(fā)方法1.

電子系統(tǒng)的設計方法8.2可編程邏輯器件(PLD)簡介3.

應用簡介

8.2.5可編程邏輯器件的開發(fā)與應用本章小結返回結束放映2025/2/1157復習PLD在數(shù)字集成芯片中的位置？PAL的結構？優(yōu)點？GAL與PAL的區(qū)別？CPLD的基本結構？2025/2/11588.2.5可編程邏輯器件的開發(fā)與應用8.2可編程邏輯器件(PLD)簡介返回1.電子系統(tǒng)的設計方法

傳統(tǒng)的系統(tǒng)設計方法為自底向上。采用可編程邏輯器件設計系統(tǒng)時，可基于芯片設計，可利用電子設計自動化（EDA）工具來完成。必須具備三個條件：

①必須基于功能強大的EDA技術；

②具備集系統(tǒng)描述、行為描述和結構描述功能為一體的硬件描述語言；

③高密度、高性能的大規(guī)模集成可編程邏輯器件。2025/2/1159

可編程邏輯器件的軟件開發(fā)系統(tǒng)支持兩種設計輸入方式：圖形設計輸入；硬件描述語言輸入。現(xiàn)在比較流行的硬件描述語言有ABEL和VHDL。

計算機對輸入文件進行編譯、綜合、優(yōu)化、配置操作，最后生成供編程用的文件，可直接編程到可編程邏輯器件的芯片中。2025/2/11602.可編程邏輯器件的開發(fā)方法

PLD的開發(fā)是指利用開發(fā)系統(tǒng)的軟件和硬件對PLD進行設計和編程的過程。

開發(fā)系統(tǒng)軟件是指PLD專用的編程語言和相應的匯編程序或編譯程序。硬件部分包括計算機和編程器。可編程器件的設計過程，主要包括設計準備、設計輸入、設計處理和器件編程四個步驟，同時包括相應的功能仿真、時序仿真和器件測試三個設計驗證過程。如圖8-21所示。

返回2025/2/1161圖8-21

可編程器件的設計流程圖

2025/2/1162

⑴設計準備

①選擇系統(tǒng)方案，進行抽象的邏輯設計；

②選擇合適的器件，滿足設計的要求。

低密度PLD（PAL、GAL等）一般可以進行書面邏輯設計，然后選擇能滿足設計要求的器件系列和型號。器件的選擇應考慮器件的引腳數(shù)、資源\速度、功耗以及結構特點。對于高密度PLD（CPLD、FPGA），系統(tǒng)方案的選擇通常采用“自頂向下”的設計方法。在計算機上完成，可以采用國際標準的硬件描述語言對系統(tǒng)進行功能描述，并選用各種不同的芯片進行平衡、比較，選擇最佳結果。

2025/2/1163⑵

設計輸入

設計者將所設計的系統(tǒng)或電路以開發(fā)軟件要求的某種形式表示出來，并送入計算機的過程稱為設計輸入。通常有原理圖輸入、硬件描述語言輸入和波形輸入等多種方式。

⑶設計處理

從設計輸入完成以后到編程文件產(chǎn)生的整個編譯、適配過程通常稱為設計處理或設計實現(xiàn)。由計算機自動完成，設計者只能通過設置參數(shù)來控制其處理過程。2025/2/1164

在編譯過程中，編譯軟件對設計輸入文件進行邏輯化簡、綜合和優(yōu)化，并適當?shù)剡x用一個或多個器件自動進行適配和布局、布線，最后產(chǎn)生編程用的編程文件。

在設計輸入和設計處理過程中往往要進行功能仿真和時序仿真。

功能仿真是在設計輸入完成以后的邏輯功能檢證，又稱前仿真。它沒有延時信息，對于初步功能檢測非常方便。

時序仿真在選擇好器件并完成布局、布線之后進行，又稱后仿真或定時仿真。時序仿真可以用來分析系統(tǒng)中各部分的時序關系以及仿真設計性能。

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⑷

器件編程

編程是指將編程數(shù)據(jù)放到具體的PLD中去。對陣列型PLD來說，是將JED文件“下載”到PLD中去；對FPGA來說，是將位流數(shù)據(jù)文件“配置”到器件中去。

2025/2/11663.應用簡介圖8-2216位雙向移位寄存器返回

試用CPLD實現(xiàn)一個16位雙向移位寄存器，其輸入輸出如圖8-22所示。圖中Q0～Q15是16位狀態(tài)變量輸出。D0～D15為16位并行置數(shù)輸入，CR是低電平有效的異步清零端，SR、SL分別是右移或左移串行數(shù)據(jù)輸入端，S1、S0為功能控制端，它們的取值和操作的對照關系如表8-6所示。2025/2/1167表8-6S1、S0功能控制端對照關系表

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假若選擇型號為ispLSI1024芯片，它含24個通用邏輯模塊（CLB），且I／O單元數(shù)量達16×3＝48個。由此畫出引腳分配圖如圖8-23所示。

⑴

器件的選擇。除時鐘外，共有37個I／O信號線。設計者可參照有關數(shù)據(jù)手冊進行選擇。2025/2/1169圖8-2316位移位寄存器引腳分配圖2025/2/1170

⑵編寫設計輸入文件。本例采用文本輸入方式。根據(jù)移位寄存器設計要求，編寫VHDL源文件如下：

LIBRARYIEEE；USEIEEE.STD

LOGIC

1164.ALL；ENTITYSHIFTISPORT(S1，S0，Cr，clk；INBIT；

SR，SL：INSTD

LOGIC，

d：INSTD

LOGIC

VECTOR(15DOWNTO0)；

q：OUTSTD

L