芯?；ヂ?lián)接口規(guī)范 第4部分：基于2D封裝的物理層技術(shù)要求 編制說明

《芯?；ヂ?lián)接口規(guī)范第4部分：基于2D封裝的物理層技術(shù)要求》（征求意見稿）編制說明1、任務來源《芯粒互聯(lián)接口規(guī)范》由全國集成電路標準化技術(shù)委員會（SAC/TC59歸口，主管部門為工業(yè)和信息化部（電子），主要承辦單位為中關村高性能芯片互聯(lián)技術(shù)聯(lián)盟。2024年2月4日，國家標準化管理委員會印發(fā)《2024年全國標準化工作要點》，將“芯粒互聯(lián)接口”列為集成電路領域標準穩(wěn)鏈重點項目之一?！缎玖；ヂ?lián)接口規(guī)范》計劃分為5個部分：——第1部分：總則；——第2部分：協(xié)議層技術(shù)要求；——第3部分：數(shù)據(jù)鏈路層技術(shù)要求；——第4部分：基于2D封裝的物理層技術(shù)要求；——第5部分：基于2.5D封裝的物理層技術(shù)要求。本規(guī)范為《芯?；ヂ?lián)接口規(guī)范第4部分：基于2D封裝的物理層技術(shù)要求》，項目計劃于2024年6月28日下達，項目編號：20242060-T-339，項目周期為12個月。2、制定背景大數(shù)據(jù)、云計算和AI的高速發(fā)展，對大算力芯片在速率、密度、時延、功耗、成本等方面提出了更高要求。然而，隨著摩爾定律放緩，單芯片算力的提升逼近極限，芯片良率隨著芯片面積變大而急劇降低，先進工藝成本越來越高。芯粒（Chiplet）技術(shù)為高性能芯片和高算力網(wǎng)絡提供了新的技術(shù)路徑，它通過高帶寬互聯(lián)接口和先進封裝，將多個裸芯片或集成的裸芯片集成為一個更大的芯片或系統(tǒng)，兼具高性能和低成本優(yōu)勢，是后摩爾時代支撐計算產(chǎn)業(yè)發(fā)展不可或缺的關鍵技術(shù)。中國大陸在封裝領域有良好基礎，Chiplet技術(shù)突破將帶動體系創(chuàng)新和產(chǎn)業(yè)鏈垂直整合，是我國集成電路產(chǎn)業(yè)崛起的重要突破點。為了實現(xiàn)封裝內(nèi)不同供應商、不同功能、不同工藝節(jié)點的芯粒間高速互聯(lián)互通，需要制定統(tǒng)一的“芯?；ヂ?lián)接口規(guī)范”，用于Chiplet產(chǎn)業(yè)鏈各環(huán)節(jié)廠商進行相關產(chǎn)品開發(fā)。本標準項目由中關村高性能芯片互聯(lián)技術(shù)聯(lián)盟（HiPi）牽頭，聚合產(chǎn)業(yè)鏈關鍵企業(yè)及研究機構(gòu)的技術(shù)積累和實踐經(jīng)驗，制定滿足行業(yè)需求、有競爭力的Chiplet互聯(lián)接口標準，支持我國Chiplet技術(shù)產(chǎn)品化、產(chǎn)業(yè)化，牽引構(gòu)建Chiplet全要素產(chǎn)業(yè)優(yōu)勢，打造自主可控的芯粒產(chǎn)業(yè)生態(tài)。3、工作過程（1）標準立項HiPi聯(lián)盟于2023年5月19日發(fā)布了《芯?；ヂ?lián)接口規(guī)范》團體標準（T/HiPi001-2023）,基于該標準內(nèi)容形成本項國家標準的草案，向全國半導體器件標準化技術(shù)委員會（TC78）提出標準立項申請。先后于2024年4月3日和2024年5月15日完成工信部電子司評審答辯和國標委評審答辯，于2024年6月28日正式納入推薦性國家標準制定計劃項目，項目編號：20242062-T-339。（2）標準編制項目立項后，牽頭單位組織成立標準工作組，來自集成電路設計、制造、封測、系統(tǒng)廠商及頭部科研院所和高校共25位技術(shù)專家參與。工作組于2024年8月6日召開第一次會議，制定標準編制的具體實施計劃和任務分工，推進標準草案的進一步完善和優(yōu)化工作。2024年9月~10月，工作組對標準草案內(nèi)容進行了詳細評審，工作組成員提出標準修改建2024年11月8日，于黃山市，工作組組織第三次會議，就收集的68條修改建議，進行逐項討論和確認，就意見處理達成共識。針對“第4部分：基于2D封裝的物理層技術(shù)要求”，重點討論了收發(fā)機結(jié)構(gòu)和電氣參數(shù)，以及去歪斜交互指令等技術(shù)問題。隨后，工作組結(jié)合收集的所有意見進行標準文本修改，最終形成征求意見稿，提交標委會評審和公示。（3）征求意見在標準編制期間，工作組同步面向行業(yè)重點單位和專家積極開展意見征集。2024年8月期間，結(jié)合HiPi聯(lián)盟《芯粒互聯(lián)接口規(guī)范》團體標準的實施實踐，面向國內(nèi)IP企業(yè)征集技術(shù)意見和建議，收到安謀科技（中國）有限公司、北京芯力，合見工軟、芯動科技、武漢芯動等單位的積極反饋。2024年8月30日，于北京亦莊，工作組組織第二次會議，與IP企業(yè)就相關意見和建議進行了詳細交流和討論。在2024年11月8日，黃山會議期間，工作組也邀請了來自中電科58所，湖北江城實驗室、中科院微電子所、華為技術(shù)有限公司、浙江大學、北京郵電大學、中國移動、中興微、合見工軟等單位的9位資深技術(shù)專家參與評審和討論。對于“第4部分：基于2D封裝的物理層技術(shù)要求”，專家主要意見包括：1）文本中存在“主通路”與“數(shù)據(jù)通路”、“控制通路”與“邊帶”、“數(shù)據(jù)接口”與“數(shù)據(jù)信號”混用的情況，需要全文統(tǒng)一；3）建議補充TXDESKEW電路在發(fā)送側(cè)實現(xiàn)的交互細節(jié)；4）發(fā)射機和接收機存在多個阻值，建議明確收發(fā)兩端阻值匹配關系的要求；5）CRC檢測算法的多項式，提供擾碼初始種子的建議值；6）如能確認的話，給出TBD參數(shù)的具體數(shù)值。4、標準編制的主要成員單位及其所做的工作本標準的主要承辦單位為中關村高性能芯片互聯(lián)技術(shù)聯(lián)盟，主要參與單位包括：深圳市海思半導體有限公司、中國電子技術(shù)標準化研究院、清華大學、北方集成電路技術(shù)創(chuàng)新中心（北京）有限公司、盛合晶微半導體（江陰）有限公司、北京大學、福建省電子信息集團、深圳市中興微電子技術(shù)有限公司、北京芯力技術(shù)創(chuàng)新中心有限公司、中國移動通信有限公司研究院，參編單位共同負責本標準內(nèi)容的編制。1、編制原則在《芯?；ヂ?lián)接口第4部分：基于2D封裝的物理層技術(shù)要求》標準編制過程中，主要遵循原則1）科學性,標準內(nèi)容基于實際和應用的成果，確保技術(shù)指標的合理性和先進性；（2）實用性，標準滿足集成電路發(fā)展的需求，立足國內(nèi)產(chǎn)業(yè)鏈實際條件，具有可操作性和可實施性，便于企業(yè)的生產(chǎn)和跨產(chǎn)品互聯(lián)互通3）協(xié)調(diào)性，與現(xiàn)行的國家標準、行業(yè)標準相協(xié)調(diào)，避免重復和矛盾4）前瞻性，充分考慮集成電路行業(yè)技術(shù)發(fā)展趨勢，為未來的技術(shù)創(chuàng)新和產(chǎn)業(yè)發(fā)展預留空間。對于標準編制的結(jié)構(gòu)要求、編排順序、層次劃分、表述規(guī)則和格式遵循GB/T1.1-2020《標準化工作導則第1部分：標準化文件的結(jié)構(gòu)和起草規(guī)則》中相應條款要求。2、主要內(nèi)容及其確定依據(jù)本規(guī)定義了基于2D封裝的物理層數(shù)據(jù)處理和電氣特性要求。根據(jù)《芯?；ヂ?lián)接口第1部分：總則》中定義的分層框架，物理層包含邏輯子層和電氣子層。邏輯子層進行數(shù)據(jù)的分發(fā)、修復、加解擾、初始化、訓練和校準等處理，第5章詳細介紹了邏輯子層各項功能的具體要求。數(shù)據(jù)分發(fā)將每個通道（Lane）的數(shù)據(jù)按序分為多個等長的Block分發(fā)到各個IO進行傳輸，Block的比特數(shù)默認為8，如需使用其他值可由收發(fā)雙方協(xié)商確定，在5.2章節(jié)，以高帶寬訪問支持10比特Block為例，對數(shù)據(jù)分發(fā)過程進行說明。為了提高互連的良率，可設置備用IO進行數(shù)據(jù)冗余修復，在2D封裝下，數(shù)據(jù)修復為可選功能。加解擾功能可解決芯粒互聯(lián)時多個IO同時翻轉(zhuǎn)帶來的電磁干擾（EMI）和電源完整性（PI）問題，亦為可選功能，第5.4章節(jié)，對加解擾方法進行了詳細說明。在第5.5和5.6章節(jié)，分別詳細介紹了芯粒互聯(lián)的初始化和訓練流程，完成Chiplet電路電氣特性的初始化、收發(fā)通路互通的初始化和通信協(xié)同。針對訓練流程，實施者可根據(jù)需要選擇規(guī)范中定義的訓練步驟，規(guī)范中也給出了不同訓練流程的示例（圖4、圖5作為參考。第6章電氣子層對本規(guī)范支持的關鍵電氣特性進行說明，包括：支持典型2D封裝；點對點DC連接，互聯(lián)模塊內(nèi)連線匹配；支持隨路時鐘；支持低功耗模式動態(tài)切換；發(fā)送端驅(qū)動電阻可校準，接收端端接電阻可配；通信編碼格式采用NRZ；支持速率范圍0.05~16Gbps。電氣參數(shù)設置，充分考慮了國內(nèi)產(chǎn)業(yè)實際條件，并經(jīng)過量產(chǎn)產(chǎn)品驗證。在第6.6章節(jié)，對芯?；ヂ?lián)接口的物理布局進行了詳細的舉例說明。第7章主要對邊帶通路的互聯(lián)接口進行描述。邊帶通路用于芯粒之間的控制信號和狀態(tài)的交互。在2D封裝的場景下，邊帶通路互聯(lián)建議采用串行方式，以降低物理設計復雜度。并給出串行邊帶通路的信號接口定義和報文格式定義。第8章對芯粒的物理層和數(shù)據(jù)鏈路層之間的信號接口CPIF（ChipletPHYInterface）進行定義。CPIF按照功能分為五組接口：發(fā)送數(shù)據(jù)接口、發(fā)送控制接口、接收數(shù)據(jù)接口、接收控制接口和公共控制接口。數(shù)據(jù)鏈路層與物理層之間用于突發(fā)事務處理的一系列信號集合為事件接口，發(fā)送控制和接收控制接口中主要使用事件接口（EventInterface）進行交互。每組接口傳輸?shù)男盘柣蚩刂泼詈蜖顟B(tài)也在本章詳細說明。本標準對封裝內(nèi)高性能芯?；ヂ?lián)接口進行定義，以支持不同供應商（設計公司，F(xiàn)oundry，封測公司不同功能，不同工藝節(jié)點的芯粒實現(xiàn)高效互連互通。標準充分考慮國內(nèi)產(chǎn)業(yè)需求、產(chǎn)業(yè)現(xiàn)狀，支持中國主流先進封裝類型和未來能力發(fā)展，兼顧性能及成本最優(yōu)。架構(gòu)和產(chǎn)品策略，建立中國Chiplet產(chǎn)業(yè)生態(tài)，支撐高性能計算和網(wǎng)絡發(fā)展，打造中國數(shù)字新底座。2022年3月，Intel攜手10家行業(yè)巨頭成立UCIe聯(lián)盟，發(fā)布Chiplet互聯(lián)接口協(xié)議，持續(xù)構(gòu)建其X86生態(tài)。UCIe協(xié)議重點支持基于硅基中介層的2.5D封裝。相比UCIe標準，本標準支持更多種類的2.5D封裝和主流總線協(xié)議生態(tài)，可更好的兼顧成本、性能和國內(nèi)產(chǎn)業(yè)工程能力。在性能方面，HiPi標準合理定義互聯(lián)邊長密度、能效、時延等核心競爭力指標范圍，指標上限與UCIe持平或略好，可牽引產(chǎn)業(yè)界及生態(tài)創(chuàng)新及演進；下限值可滿足國內(nèi)主流應用場景需求，且生態(tài)內(nèi)核心成員能力可達成。五、以國際標準為基礎的起草情況，以及是否合規(guī)引用或者采用國際國外本標準沒有引用國際標準。本標準與現(xiàn)行的法律、法規(guī)及國家標準、國家軍用標準、行業(yè)標準沒有沖突，不涉及知識產(chǎn)權(quán)糾紛。本標準草案以高性能芯片互聯(lián)技術(shù)聯(lián)盟已發(fā)布的《芯粒互聯(lián)接口規(guī)范》為基礎，在本領域核心單位中達成了技術(shù)共識，在國標立項后，工作組進一步根據(jù)編制原則進行