高頻PCB電路設(shè)計(jì)常見的66個(gè)問題

高頻PCB電路設(shè)計(jì)常見的66個(gè)問題

編者按

隨著電子技術(shù)快速發(fā)展，以及無線通信技術(shù)在各領(lǐng)域的廣泛應(yīng)用，高頻、

高速、高密度己逐步成為現(xiàn)代電子產(chǎn)品的顯著發(fā)展趨勢之一。信號傳輸高頻化

和高速數(shù)字化，迫使PCB走向微小孔與埋/盲孔化、導(dǎo)線精細(xì)化、介質(zhì)層均勻薄

型化，高頻高速高密度多層PCB設(shè)計(jì)技術(shù)已成為一個(gè)重要的研究領(lǐng)域。作者根

據(jù)多年在硬件設(shè)計(jì)工作中的經(jīng)驗(yàn)，總結(jié)一些高頻電路的設(shè)計(jì)技巧及注意事項(xiàng)，

供大家參考。

目錄

編者按...........................................................................1

1.如何選擇PCB板材？........................................................3

2.如何避免高頻干擾？.........................................................4

3.在高速設(shè)計(jì)中，如何解決信號的完整性問題？..................................4

4.差分布線方式是如何實(shí)現(xiàn)的？.................................................4

5.對于只有一個(gè)輸出端的時(shí)鐘信號線，如何實(shí)現(xiàn)差分布線？.......................4

6.接收端差分線對之間可否加一匹配電阻？......................................4

7.為何差分對的布線要靠近且平行？.............................................5

8.如何處理實(shí)際布線中的一些理論沖突的問題？..................................5

9.如何解決高速信號的手工布線和自動布線之間的矛盾？.........................5

10.關(guān)于testcoupon。..........................................................6

11.在高速PCB設(shè)計(jì)中，信號層的空白區(qū)域可以敷銅，而多個(gè)信號層的敷銅在接地和接電

源上應(yīng)如何分配？................................................................6

12.是否可以把電源平面上面的信號線使用微帶線模型計(jì)算特性阻抗？電源和地平面之間

的信號是否可以使用帶狀線模型計(jì)算？.............................................6

13.在高密度印制板上通過軟件自動產(chǎn)生測試點(diǎn)一般情況下能滿足大批量生產(chǎn)的測試要求

嗎？.............................................................................6

14.添加測試點(diǎn)會不會影響高速信號的質(zhì)量？.....................................6

15.若干PCB組成系統(tǒng)，各板之間的地線應(yīng)如何連接？...........................7

16.能介紹一些國外關(guān)于高速PCB設(shè)計(jì)的技術(shù)書籍和數(shù)據(jù)嗎？.....................7

17.兩個(gè)常被參考的特性阻抗公式：..............................................7

18.差分信號線中間可否加地線？................................................8

19.剛?cè)岚逶O(shè)計(jì)是否需要專用設(shè)計(jì)軟件與規(guī)范？國內(nèi)何處可以承接該類電路板加工？......8

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20.適當(dāng)選擇PCB與外殼接地的點(diǎn)的原則是什么？..............................8

21.電路板DEBUG應(yīng)從那幾個(gè)方面著手？.......................................8

22.在電路板尺寸固定的情況下，如果設(shè)計(jì)中需要容納更多的功能，就往往需要提高PCB

的走線密度，但是這樣有可能導(dǎo)致走線的相互干擾增強(qiáng)，同時(shí)走線過細(xì)也使阻抗無法降低,

請專家介紹在高速(>100MHz)高密度PCB設(shè)計(jì)中的技巧？..........................9

23.模擬電源處的濾波經(jīng)常是用LC電路。但是為什么有時(shí)LC比RC濾波效果差？……9

24.濾波時(shí)選用電感，電容值的方法是什么？....................................10

25.如何盡可能的達(dá)到EMC要求，又不致造成太大的成本壓力？.................10

26.當(dāng)一塊PCB板中有多個(gè)數(shù)/模功能塊時(shí)，常規(guī)做法是要將數(shù)/模地分開，原因何在？11

27.另一種作法是在確保數(shù)/模分開布局，且數(shù)/模信號走線相互不交叉的情況下，整個(gè)PCB

板地不做分割，數(shù)/模地都連到這個(gè)地平面上。道理何在？...........................11

28.在高速PCB設(shè)計(jì)原理圖設(shè)計(jì)時(shí)，如何考慮阻抗匹配問題？....................11

29.哪里能提供比較準(zhǔn)確的IBIS模型庫？..............11

30.在高速PCB設(shè)計(jì)時(shí),設(shè)計(jì)者應(yīng)該從那些方面去考慮EMC、EMI的規(guī)則呢?....12

31.如何選擇EDA工具？.....................................................12

32.請推薦一種適合于高速信號處理和傳輸?shù)腅DA軟件。........................13

33.對PCB板各層含義的解釋？...............................................13

34.2G以上高頻PCB設(shè)計(jì)，走線，排版，應(yīng)重點(diǎn)注意哪些方面？................13

35.2G以上高頻PCB設(shè)計(jì)，微帶的設(shè)計(jì)應(yīng)遵循哪些規(guī)則？......................13

36.對于全數(shù)字信號的PCB,板上有一個(gè)80MHz的鐘源。除了采用絲網(wǎng)(接地)外，為了保

證有足夠的驅(qū)動能力，還應(yīng)該采用什么樣的電路進(jìn)行保護(hù)？.........................13

37.如果用單獨(dú)的時(shí)鐘信號板，一般采用什么樣的接口，來保證時(shí)鐘信號的傳輸受到的影

響?。?.........................................................................14

38.27M,SDRAM時(shí)鐘線(80M-90M),這些時(shí)鐘線二三次諧波剛好在VHF波段，從接收

端高頻竄入后干擾很大。除了縮短線長以外，還有那些好辦法？.....................14

39.什么是走線的拓?fù)浼軜?gòu)？...................................................14

40.怎樣調(diào)整走線的拓?fù)浼軜?gòu)來提高信號的完整性？..............................14

41.怎樣通過安排疊層來減少EMI問題？.......................................15

42.為何要鋪銅？..............................................................15

43.在一個(gè)系統(tǒng)中，包含了dsp和pld,請問布線時(shí)要注意哪些問題呢？...........15

44.除protel工具布線外，還有其他好的工具嗎？................................15

45.什么是“信號回流路徑”？.................................................15

46.如何對接插件進(jìn)行SI分析？...............................................16

47.請問端接的方式有哪些？...................................................16

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48.采用端接（匹配）的方式是由什么因素決定的？................................16

49.采用端接（匹配）的方式有什么規(guī)則？.........................................16

50.能否利用器件的IBIS模型對器件的邏輯功能進(jìn)行仿真？如果不能，那么如何進(jìn)行電路

的板級和系統(tǒng)級仿真？...........................................................16

51.在數(shù)字和模擬并存的系統(tǒng)中，有2種處理方法，一個(gè)是數(shù)字地和模擬地分開，比如在

地層，數(shù)字地是獨(dú)立地一塊，模擬地獨(dú)立一塊，單點(diǎn)用銅皮或FB磁珠連接，而電源不分

開；另一種是模擬電源和數(shù)字電源分開用FB連接，而地是統(tǒng)一地地。請問李先生，這兩

種方法效果是否一樣？...........................................................17

52.安規(guī)問題：FCC、EMC的具體含義是什么？.................................17

53.何謂差分布線？............................................................17

54.PCB仿真軟件有哪些？.....................................................18

55.PCB仿真軟件是如何進(jìn)行LAYOUT仿真的？.................................18

56.在布局、布線中如何處理才能保證50M以上信號的穩(wěn)定性?..................18

57.室外單元的射頻部分，中頻部分，乃至對室外單元進(jìn)行監(jiān)控的低頻電路部分往往采用

部署在同一PCB上，請問對這樣的PCB在材質(zhì)上有何要求？如何防止射頻，中頻乃至低

頻電路互相之間的干擾？.........................................................18

58.對于射頻部分，中頻部分和低頻電路部分部署在同一PCB上，mentor有什么解決方

案？............................................................................19

59.在一?塊12層PCb板上，有三個(gè)電源層2.2v,3.3v,5v,將三個(gè)電源各作在一層，地

線該如何處理？..................................................................19

60.PCB在出廠時(shí)如何檢查是否達(dá)到了設(shè)計(jì)工藝要求？...........................19

61.在芯片選擇的時(shí)候是否也需要考慮芯片本身的esd問題？......................19

62.在做pcb板的時(shí)候，為了減小干擾，地線是否應(yīng)該構(gòu)成閉和形式？............20

63.如果仿真器用一個(gè)電源，pcb板用一個(gè)電源，這兩個(gè)電源的地是否應(yīng)該連在一起？20

64.一個(gè)電路由幾塊pcb板構(gòu)成，他們是否應(yīng)該共地？...........................20

65.設(shè)計(jì)一個(gè)手持產(chǎn)品，帶LCD,外殼為金屬。測試ESD時(shí)，無法通過ICE-1000-4-2的

測試，CONTACT只能通過1100V,AIR可以通過6000V。ESD耦合測試時(shí)，水平只能可

以通過3000V,垂直可以通過4000V測試。CPU主頻為33MHz。有什么方法可以通過ESD

測試？.........................................................................20

66.設(shè)計(jì)一個(gè)含有DSP,PLD的系統(tǒng)，該從那些方面考慮ESD?....................................21

1.如何選擇PCB板材?

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選擇PCB板材必須在滿足設(shè)計(jì)需求和可量產(chǎn)性及成本中間取得平衡點(diǎn)。設(shè)

計(jì)需求包含電氣和機(jī)構(gòu)這兩部分。通常在設(shè)計(jì)非常高速的PCB板子(大于GHz

的頻率)時(shí)這材質(zhì)問題會比較重要。例如，現(xiàn)在常用的FR-4材質(zhì)，在幾個(gè)GHz的

頻率時(shí)的介質(zhì)損耗(dielectricloss)會對信號衰減有很大的影響，可能就不合用。

就電氣而言，要注意介電常數(shù)(dielectricconstant)和介質(zhì)損在所設(shè)計(jì)的頻率是否

合用。

2.如何避免高頻干擾？

避免高頻干擾的基本思路是盡量降低高頻信號電磁場的干擾，也就是所謂

的串?dāng)_(Crosstalk)?？捎美蟾咚傩盘柡湍M信號之間的距離，或加ground

guard/shunttraces在模擬信號旁邊。還要注意數(shù)字地對模擬地的噪聲干擾。

3.在高速設(shè)計(jì)中，如何解決信號的完整性問題？

信號完整性基本上是阻抗匹配的問題。而影響阻抗匹配的因素有信號源的

架構(gòu)和輸出阻抗(outputimpedance),走線的特性阻抗，負(fù)載端的特性，走線的

拓樸(topology)架構(gòu)等。解決的方式是靠端接(termination)與調(diào)整走線的拓樸。

4.差分布線方式是如何實(shí)現(xiàn)的？

差分對的布線有兩點(diǎn)要注意，一是兩條線的長度要盡量一樣長，另一是兩

線的間距(此間距由差分阻抗決定)要一直保持不變，也就是要保持平行。平行的

方式有兩種，一為兩條線走在同一走線層(side-by-side),一為兩條線走在上下

相鄰兩層(over-under)。一般以前者side-by-side(并排，并肩)實(shí)現(xiàn)的方式較多。

5.對于只有一個(gè)輸出端的時(shí)鐘信號線,如何實(shí)現(xiàn)差分布線？

要用差分布線一定是信號源和接收端也都是差分信號才有意義。所以對只

有一個(gè)輸出端的時(shí)鐘信號是無法使用差分布線的。

6.接收端差分線對之間可否加一匹配電阻？

接收端差分線對間的匹配電阻通常會加，其值應(yīng)等于差分阻抗的值。這樣

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信號質(zhì)量會好些。

7.為何差分對的布線要靠近且平行？

對差分對的布線方式應(yīng)該要適當(dāng)?shù)目拷移叫?。所謂適當(dāng)?shù)目拷且驗(yàn)檫@

間距會影響到差分阻抗(differentialimpedance)的值，此值是設(shè)計(jì)差分對的重要

參數(shù)。需要平行也是因?yàn)橐３植罘肿杩沟囊恢滦?。若兩線忽遠(yuǎn)忽近，差分阻

抗就會不一致，就會影響信號完整性(signalintegrity)及時(shí)間延遲(timingdelay)。

8.如何處理實(shí)際布線中的一些理論沖突的問題？

基本上，將模/數(shù)地分割隔離是對的。要注意的是信號走線盡量不要跨過有

分割的地方(moat),還有不要讓電源和信號的回流電流路徑(returningcurrent

path)變太大。

晶振是模擬的正反饋振蕩電路，要有穩(wěn)定的振蕩信號，必須滿足loopgain

與phase的規(guī)范，而這模擬信號的振蕩規(guī)范很容易受到干擾，即使加ground

guardtraces可能也無法完全隔離干擾。而且離的太遠(yuǎn)，地平面上的噪聲也會影

響正反饋振蕩電路。所以，一定要將晶振和芯片的距離進(jìn)可能靠近。

確實(shí)高速布線與EMI的要求有很多沖突。但基本原則是因EMI所加的電

阻電容或ferritebead,不能造成信號的一些電氣特性不符合規(guī)范。所以，最好

先用安排走線和PCB迭層的技巧來解決或減少EMI的問題，如高速信號走內(nèi)層。

最后才用電阻電容或ferritebead的方式，以降低對信號的傷害。

9.如何解決高速信號的手工布線和自動布線之間的矛盾？

現(xiàn)在較強(qiáng)的布線軟件的自動布線器大部分都有設(shè)定約束條件來控制繞線方

式及過孔數(shù)目。各家EDA公司的繞線引擎能力和約束條件的設(shè)定項(xiàng)目有時(shí)相差

甚遠(yuǎn)。例如，是否有足夠的約束條件控制蛇行線(serpentine)蜿蜒的方式，能否

控制差分對的走線間距等。這會影響到自動布線出來的走線方式是否能符合設(shè)

計(jì)者的想法。另外，手動調(diào)整布線的難易也與繞線引擎的能力有絕對的關(guān)系。

例如，走線的推擠能力，過孔的推擠能力，甚至走線對敷銅的推擠能力等等。

所以，選擇一個(gè)繞線引擎能力強(qiáng)的布線器，才是解決之道。

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10.關(guān)于testcoupon。

testcoupon是用來以TDR(TimeDomainReflectometer)測量所生產(chǎn)的

PCB板的特性阻抗是否滿足設(shè)計(jì)需求。一般要控制的阻抗有單根線和差分對兩

種情況。所以，testcoupon上的走線線寬和線距(有差分對時(shí))要與所要控制的

線一樣。最重要的是測量時(shí)接地點(diǎn)的位置。為了減少接地引線(groundlead)的

電感值，TDR探棒〔probe)接地的地方通常非常接近量信號的地方(probetip),

所以，testcoupon上量測信號的點(diǎn)跟接地點(diǎn)的距離和方式要符合所用的探棒。

11.在高速PCB設(shè)計(jì)中，信號層的空白區(qū)域可以敷銅，而多

個(gè)信號層的敷銅在接地和接電源上應(yīng)如何分配？

一般在空白區(qū)域的敷銅絕大部分情況是接地。只是在高速信號線旁敷銅時(shí)

要注意敷銅與信號線的距離，因?yàn)樗蟮你~會降低一點(diǎn)走線的特性阻抗。也要

注意不要影響到它層的特性阻抗，例如在dualstripline的結(jié)構(gòu)時(shí)。

12.是否可以把電源平面上面的信號線使用微帶線模型計(jì)算

特性阻抗？電源和地平面之間的信號是否可以使用帶狀

線模型計(jì)算？

是的，在計(jì)算特性阻抗時(shí)電源平面跟地平面都必須視為參考平面。例如四

層板：頂層-電源層?地層?底層，這時(shí)頂層走線特性阻抗的模型是以電源平面為參

考平面的微帶線模型。

13.在高密度印制板上通過軟件自動產(chǎn)生測試點(diǎn)一般情況下

能滿足大批量生產(chǎn)的測試要求嗎？

一般軟件自動產(chǎn)生測試點(diǎn)是否滿足測試需求必須看對加測試點(diǎn)的規(guī)范是否

符合測試機(jī)具的要求。另外，如果走線太密且加測試點(diǎn)的規(guī)范比較嚴(yán)，則有可

能沒辦法自動對每段線都加上測試點(diǎn)，當(dāng)然，需要手動補(bǔ)齊所要測試的地方。

14.添加測試點(diǎn)會不會影響高速信號的質(zhì)量？

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至于會不會影響信號質(zhì)量就要看加測試點(diǎn)的方式和信號到底多快而定?；?/p>

本上外加的測試點(diǎn)(不用在線既有的穿孔(viaorDIPpin)當(dāng)測試點(diǎn))可能加在在線

或是從在線拉一小段線出來。前者相當(dāng)于是加上一個(gè)很小的電容在在線，后者

則是多了一段分支。這兩個(gè)情況都會對高速信號多多少少會有點(diǎn)影響，影響的

程度就跟信號的頻率速度和信號緣變化率(edgerate)有關(guān)。影響大小可透過仿真

得知。原則上測試點(diǎn)越小越好(當(dāng)然還要滿足測試機(jī)具的要求)分支越短越好。

15.若干PCB組成系統(tǒng)，各板之間的地線應(yīng)如何連接？

各個(gè)PCB板子相互連接之間的信號或電源在動作時(shí)，例如A板子有電源或

信號送到B板子，一定會有等量的電流從地層流回到A板子(此為Kirchoff

currentlaw)o這地層上的電流會找阻抗最小的地方流回去。所以，在各個(gè)不管

是電源或信號相互連接的接口處，分配給地層的管腳數(shù)不能太少，以降低阻抗,

這樣可以降低地層上的噪聲。另外，也可以分析整個(gè)電流環(huán)路，尤其是電流較

大的部分，調(diào)整地層或地線的接法，來控制電流的走法(例如，在某處制造低阻

抗，讓大部分的電流從這個(gè)地方走)，降低對其它較敏感信號的影響。

16.能介紹一些國外關(guān)于高速PCB設(shè)計(jì)的技術(shù)書籍和數(shù)據(jù)

嗎？

現(xiàn)在高速數(shù)字電路的應(yīng)用有通信網(wǎng)路和計(jì)算器等相關(guān)領(lǐng)域。在通信網(wǎng)路方

面，PCB板的工作頻率已達(dá)GHz上下，疊層數(shù)就我所知有到40層之多。計(jì)算

器相關(guān)應(yīng)用也因?yàn)樾酒倪M(jìn)步，無論是一般的PC或服務(wù)器(Server),板子上的

最高工作頻率也己經(jīng)達(dá)到400MHz(如Rambus)以上。因應(yīng)這高速高密度走線

需求，盲埋孔(blind/buriedvias)、mircrovias及build-up制程工藝的需求也漸

漸越來越多。這些設(shè)計(jì)需求都有廠商可大量生產(chǎn)。

17.兩個(gè)常被參考的特性阻抗公式：

BW^(microstrip)Z={87/[sqrt(Er+1.41)]}ln[5.98H/(0.8W+T)]其中，W

為線寬，T為走線的銅皮厚度，H為走線到參考平面的距離，Er是PCB板材

質(zhì)的介電常數(shù)(dielectricconstant)。此公式必須在0.1<(W/H)v2.0及l(fā)v(Er)<15

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的情況才能應(yīng)用。

帶狀線(stripline)Z=[60/sqrt(Erj]呵4H/[0.67兀(T+0.8W)]｝其中,H為兩

參考平面的距離，并且走線位于兩參考平面的中間。此公式必須在W/H<0.35及

T/H<0.25的情況才能應(yīng)用。

18.差分信號線中間可否加地線？

差分信號中間一般是不能加地線。因?yàn)椴罘中盘柕膽?yīng)用原理最重要的一點(diǎn)

便是利用差分信號間相互耦合(coupling)所帶來的好處，如fluxcancellation,抗

噪聲(noiseimmunity)能力等。若在中間加地線，便會破壞耦合效應(yīng)。

19.剛?cè)岚逶O(shè)計(jì)是否需要專用設(shè)計(jì)軟件與規(guī)范？國內(nèi)何處可

以承接該類電路板加工？

可以用一般設(shè)計(jì)PCB的軟件來設(shè)計(jì)柔性電路板(FlexiblePrintedCircuit)o

一樣用Gerber格式給FPC廠商生產(chǎn)。由于制造的工藝和一般PCB不同，各個(gè)

廠商會依據(jù)他們的制造能力會對最小線寬、最小線距、最小孔徑(via)有其限制。

除此之外，可在柔性電路板的轉(zhuǎn)折處鋪些銅皮加以補(bǔ)強(qiáng)。至于生產(chǎn)的廠商可上

網(wǎng)“FPC”當(dāng)關(guān)鍵詞查詢應(yīng)該可以找到。

20.適當(dāng)選擇PCB與外殼接地的點(diǎn)的原則是什么？

選擇PCB與外殼接地點(diǎn)選擇的原則是利用chassisground提供低阻抗的路

徑給回流電流(returningcurrent)及控制此回流電流的路徑。例如，通常在高頻

器件或時(shí)鐘產(chǎn)生器附近可以借固定用的螺絲將PCB的地層與chassisground做

連接，以盡量縮小整個(gè)電流回路面積，也就減少電磁輻射。

21.電路板DEBUG應(yīng)從那幾個(gè)方面著手？

就數(shù)字電路而言，首先先依序確定三件事情：1.確認(rèn)所有電源值的大小均

達(dá)到設(shè)計(jì)所需。有些多重電源的系統(tǒng)可能會要求某些電源之間起來的順序與快

慢有某種規(guī)范。2.確認(rèn)所有時(shí)鐘信號頻率都工作正常且信號邊緣上沒有非單調(diào)

(non-monotonic)的問題。3.確認(rèn)reset信號是否達(dá)到規(guī)范要求。這些都正常的

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話，芯片應(yīng)該要發(fā)出第一個(gè)周期(cycle)的信號。接下來依照系統(tǒng)運(yùn)作原理與bus

protocol來debugo

22.在電路板尺寸固定的情況下，如果設(shè)計(jì)中需要容納更多

的功能，就往往需要提高PCB的走線密度，但是這樣有

可能導(dǎo)致走線的相互干擾增強(qiáng)，同時(shí)走線過細(xì)也使阻抗

無法降低，請專家介紹在高速Q(mào)lOOMHz)高密度PCB設(shè)

計(jì)中的技巧？

在設(shè)計(jì)高速高密度PCB時(shí)，串?dāng)_(crosstalkinterference)確實(shí)是要特別注意

的，因?yàn)樗鼘r(shí)序(timing)與信號完整性(signalintegrity)有很大的影響。以下提

供幾個(gè)注意的地方：

控制走線特性阻抗的連續(xù)與匹配。

走線間距的大小。一般常看到的間距為兩倍線寬?？梢酝高^仿真來知道走

線間距對時(shí)序及信號完整性的影響，找出可容忍的最小間距。不同芯片信號的

結(jié)果可能不同。

選擇適當(dāng)?shù)亩私臃绞健?/p>

避免上下相鄰兩層的走線方向相同，甚至有走線正好上下重疊在一起，因

為這種串?dāng)_比同層相鄰走線的情形還大。

利用盲埋孔(blind/buriedvia)來增加走線面積。但是PCB板的制作成本會

增加。在實(shí)際執(zhí)行時(shí)確實(shí)很難達(dá)到完全平行與等長，不過還是要盡量做到。

除此以外，可以預(yù)留差分端接和共模端接，以緩和對時(shí)序與信號完整性的

影響。

23.模擬電源處的濾波經(jīng)常是用LC電路。但是為什么有時(shí)

LC比RC濾波效果差？

LC與RC濾波效果的比較必須考慮所要濾掉的頻帶與電感值的選擇是否

恰當(dāng)。因?yàn)殡姼械母锌?reactance)大小與電感值和頻率有關(guān)。如果電源的噪聲

頻率較低，而電感值又不夠大，這時(shí)濾波效果可能不如RC。但是，使用RC濾

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波要付出的代價(jià)是電阻本身會耗能，效率較差，且要注意所選電阻能承受的功

率。

24.濾波時(shí)選用電感，電容值的方法是什么？

電感值的選用除了考慮所想濾掉的噪聲頻率外，還要考慮瞬時(shí)電流的反應(yīng)

能力。如果LC的輸出端會有機(jī)會需要瞬間輸出大電流，則電感值太大會阻礙

此大電流流經(jīng)此電感的速度，增加紋波噪聲(ripplenoise)。電容值則和所能容忍

的紋波噪聲規(guī)范值的大小有關(guān)。紋波噪聲值要求越小，電容值會較大。而電容

的ESR/ESL也會有影響。另外，如果這LC是放在開關(guān)式電源(switching

regulationpower)的輸出端時(shí)，還要注意此LC所產(chǎn)生的極點(diǎn)零點(diǎn)(pole/zero)

對負(fù)反饋控制(negativefeedbackcontrol)回路穩(wěn)定度的影響。

25.如何盡可能的達(dá)到EMC要求，又不致造成太大的成本

壓力？

PCB板上會因EMC而增加的成本通常是因增加地層數(shù)目以增強(qiáng)屏蔽效應(yīng)

及增加了ferritebead^choke等抑制高頻諧波器件的緣故。除此之外，通常還

是需搭配其它機(jī)構(gòu)上的屏蔽結(jié)構(gòu)才能使整個(gè)系統(tǒng)通過EMC的要求。以下僅就

PCB板的設(shè)計(jì)技巧提供幾個(gè)降低電路產(chǎn)生的電磁輻射效應(yīng)。

盡可能選用信號斜率(slewrate)較慢的器件，以降低信號所產(chǎn)生的高頻成

分。

注意高頻器件擺放的位置，不要太靠近對外的連接器。

注意高速信號的阻抗匹配，走線層及其回流電流路徑(returncurrentpath),

以減少高頻的反射與輻射。

在各器件的電源管腳放置足夠與適當(dāng)?shù)娜ヱ詈想娙菀跃徍碗娫磳雍偷貙由?/p>

的噪聲。特別注意電容的頻率響應(yīng)與溫度的特性是否符合設(shè)計(jì)所需。

對外的連接器附近的地可與地層做適當(dāng)分割，并將連接器的地就近接到

chassisgroundo

可適當(dāng)運(yùn)用groundguard/shunttraces在一些特別高速的信號旁。但要注

意guard/shunttraces對走線特性阻抗的影響。

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電源層比地層內(nèi)縮20H,H為電源層與地層之間的距離。

26.當(dāng)一塊PCB板中有多個(gè)數(shù)/模功能塊時(shí)，常規(guī)做法是要

將數(shù)/模地分開，原因何在？

將數(shù)/模地分開的原因是因?yàn)閿?shù)字電路在高低電位切換時(shí)會在電源和地產(chǎn)

生噪聲，噪聲的大小跟信號的速度及電流大小有關(guān)。如果地平面上不分割且由

數(shù)字區(qū)域電路所產(chǎn)生的噪聲較大而模擬區(qū)域的電路又非常接近，則即使數(shù)模信

號不交叉，模擬的信號依然會被地噪聲干擾。也就是說數(shù)模地不分割的方式只

能在模擬電路區(qū)域距產(chǎn)生大噪聲的數(shù)字電路區(qū)域較遠(yuǎn)時(shí)使用。

27.另一種作法是在確保數(shù)/模分開布局，且數(shù)/模信號走線

相互不交叉的情況下，整個(gè)PCB板地不做分割，數(shù)/模地

都連到這個(gè)地平面上。道理何在？

數(shù)模信號走線不能交叉的要求是因?yàn)樗俣壬钥斓臄?shù)字信號其返回電流路徑

(returncurrentpath)會盡量沿著走線的下方附近的地流回?cái)?shù)字信號的源頭，若

數(shù)模信號走線交叉，則返回電流所產(chǎn)生的噪聲便會出現(xiàn)在模擬電路區(qū)域內(nèi)。

28.在高速PCB設(shè)計(jì)原理圖設(shè)計(jì)時(shí)，如何考慮阻抗匹配問

題？

在設(shè)計(jì)高速PCB電路時(shí)，阻抗匹配是設(shè)計(jì)的要素之一。而阻抗值跟走線方

式有絕對的關(guān)系，例如是走在表面層(microstrip)或內(nèi)層(stripline/double

stripline),與參考層(電源層或地層)的距離，走線寬度，PCB材質(zhì)等均會影響走

線的特性阻抗值。也就是說要在布線后才能確定阻抗值。一般仿真軟件會因線

路模型或所使用的數(shù)學(xué)算法的限制而無法考慮到一些阻抗不連續(xù)的布線情況，

這時(shí)候在原理圖上只能預(yù)留一些terminators(端接)，如串聯(lián)電阻等，來緩和走

線阻抗不連續(xù)的效應(yīng)。真正根本解決問題的方法還是布線時(shí)盡量注意避免阻抗

不連續(xù)的發(fā)生。

29.哪里能提供比較準(zhǔn)確的IBIS模型庫？

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IBIS模型的準(zhǔn)確性直接影響到仿真的結(jié)果?；旧螴BIS可看成是實(shí)際芯片

I/Obuffer等效電路的電氣特性數(shù)據(jù)，一般可由SPICE模型轉(zhuǎn)換而得(亦可采用

測量，但限制較多)，而SPICE的數(shù)據(jù)與芯片制造有絕對的關(guān)系，所以同樣一個(gè)

器件不同芯片廠商提供，其SPICE的數(shù)據(jù)是不同的，進(jìn)而轉(zhuǎn)換后的【BIS模型內(nèi)

之?dāng)?shù)據(jù)也會隨之而異。也就是說，如果用了A廠商的器件，只有他們有能力提

供他們器件準(zhǔn)確模型數(shù)據(jù)，因?yàn)闆]有其它人會比他們更清楚他們的落件是由何

種工藝做出來的。如果廠商所提供的IBIS不準(zhǔn)確，只能不斷要求該廠商改進(jìn)才

是根本解決之道。

30.在高速PCB設(shè)計(jì)時(shí)，設(shè)計(jì)者應(yīng)該從那些方面去考慮

EMC、EMI的規(guī)則呢？

一般EMI/EMC設(shè)計(jì)時(shí)需要同時(shí)考慮輻射(radiated)與傳導(dǎo)(conducted)兩個(gè)

方面。前者歸屬于頻率較高的部分(>30MHz)后者則是較低頻的部分(v30MHz)。

所以不能只注意高頻而忽略低頻的部分。一個(gè)好的EMI/EMC設(shè)計(jì)必須一開始

布局時(shí)就要考慮到器件的位置，PCB疊層的安排，重要聯(lián)機(jī)的走法，器件的選

擇等，如果這些沒有事前有較佳的安排，事后解決則會事倍功半，增加成本.例

如時(shí)鐘產(chǎn)生器的位置盡量不要靠近對外的連接器，高速信號盡量走內(nèi)層并注意

特性阻抗匹配與參考層的連續(xù)以減少反射，器件所推的信號之斜率(slewrate)

盡量小以減低高頻成分，選擇去耦合(decoupling/bypass)電容時(shí)注意其頻率響

應(yīng)是否符合需求以降低電源層噪聲。另外，注意高頻信號電流之回流路徑使其

回路面積盡量小(也就是回路阻抗loopimpedance盡量小)以減少輻射。還可以

用分割地層的方式以控制高頻噪聲的范圍。最后，適當(dāng)?shù)倪x擇PCB與外殼的接

地點(diǎn)(chassisground)0

31.如何選擇EDA工具？

目前的pcb設(shè)計(jì)軟件中，熱分析都不是強(qiáng)項(xiàng)，所以并不建議選用，其它的

功能1.3.4可以選擇PADS或Cadence性能價(jià)格比都不錯。PLD的設(shè)計(jì)的初學(xué)

者可以采用PLD芯片廠家提供的集成環(huán)境，在做到百萬門以上的設(shè)計(jì)時(shí)可以選

用單點(diǎn)工具。

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32.請推薦一種適合于高速信號處理和傳輸?shù)腅DA軟件。

常規(guī)的電路設(shè)計(jì)，INNOVEDA的PADS就非常不錯，且有配合用的仿真軟

件，而這類設(shè)計(jì)往往占據(jù)了70%的應(yīng)用場合°在做高速電路設(shè)計(jì)，模擬和數(shù)字

混合電路，采用Cadence的解決方案應(yīng)該屬于性能價(jià)格比較好的軟件，當(dāng)然

Mentor的性能還是非常不錯的，特別是它的設(shè)計(jì)流程管理方面應(yīng)該是最為優(yōu)秀

的。(大唐電信技術(shù)專家王升)

33.對PCB板各層含義的解釋？

Topoverlay--頂層器件名稱,也口Utopsilkscreen或者topcomponent

legend,比如R1C5,

【ClO.bottomoverlay--同理multilayer--如果你設(shè)id—個(gè)4層板，你放置一個(gè)

freepadorvia,定義它作為multilay那么它的pad就會自動出現(xiàn)在4個(gè)層上,

如果你只定義它是toplayer,那么它的pad就會只出現(xiàn)在頂層上。

34.2G以上高頻PCB設(shè)計(jì)，走線，排版，應(yīng)重點(diǎn)注意哪些

方面？

2G以上高頻PCB屬于射頻電路設(shè)計(jì)，不在高速數(shù)字電路設(shè)計(jì)討論范圍內(nèi)。

而射頻電路的布局(layout)和布線(routing)應(yīng)該和原理圖一起考慮的，因?yàn)椴?/p>

局布線都會造成分布效應(yīng)。而且，射頻電路設(shè)計(jì)一些無源器件是通過參數(shù)化定

義，特殊形狀銅箔實(shí)現(xiàn)，因此要求EDA工具能夠提供參數(shù)化器件，能夠編輯特

殊形狀銅箔。Mentor公司的boardstation中有專門的RF設(shè)計(jì)模塊，能夠滿足

這些要求。而且，一般射頻設(shè)計(jì)要求有專門射頻電路分析工具，業(yè)界最著名的

是agilent的eesoft,和Mentor的工具有很好的接口。

35.2G以上高頻PCB設(shè)計(jì)，微帶的設(shè)計(jì)應(yīng)遵循哪些規(guī)則？

射頻微帶線設(shè)計(jì)，需要用三維場分析工具提取傳輸線參數(shù)。所有的規(guī)則應(yīng)

該在這個(gè)場提取工具中規(guī)定。

36.對于全數(shù)字信號的PCB,板上有一個(gè)80MHz的鐘源。

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除了采用絲網(wǎng)（接地］外，為了保證有足夠的驅(qū)動能力，還

應(yīng)該采用什么樣的電路進(jìn)行保護(hù)？

確保時(shí)鐘的驅(qū)動能力，不應(yīng)該通過保護(hù)實(shí)現(xiàn)，一般采用時(shí)鐘驅(qū)動芯片。一

般擔(dān)心時(shí)鐘驅(qū)動能力，是因?yàn)槎鄠€(gè)時(shí)鐘負(fù)載造成。采用時(shí)鐘驅(qū)動芯片，將一個(gè)

時(shí)鐘信號變成幾個(gè)，采用點(diǎn)到點(diǎn)的連接。選擇驅(qū)動芯片，除了保證與負(fù)載基本

匹配，信號沿滿足要求（一般時(shí)鐘為沿有效信號），在計(jì)算系統(tǒng)時(shí)序時(shí)，要算上時(shí)

鐘在驅(qū)動芯片內(nèi)時(shí)延。

37.如果用單獨(dú)的時(shí)鐘信號板，一般采用什么樣的接口，來

保證時(shí)鐘信號的傳輸受到的影響小？

時(shí)鐘信號越短，傳輸線效應(yīng)越小。采用單獨(dú)的時(shí)鐘信號板，會增加信號布

線長度。而且單板的接地供電也是問題。如果要長距離傳輸，建議采用差分信

號。LVDS信號可以滿足驅(qū)動能力要求，不過您的時(shí)鐘不是太快，沒有必要。

38.27M,SDRAM時(shí)鐘線（80M-90M）,這些時(shí)鐘線二三次

諧波剛好在VHF波段，從接收端高頻竄入后干擾很大。

除了縮短線長以外，還有那些好辦法？

如果是三次諧波大，二次諧波小，可能因?yàn)樾盘栒伎毡葹?0%,因?yàn)檫@種

情況下，信號沒有偶次諧波。這時(shí)需要修改一下信號占空比。此外，對于如果

是單向的時(shí)鐘信號，一般采用源端串聯(lián)匹配。這樣可以抑制二次反射，但不會

影響時(shí)鐘沿速率。源端匹配值，可以采用下圖公式得到。

39.什么是走線的拓?fù)浼軜?gòu)？

Topology,有的也叫routingorder,對于多端口連接的網(wǎng)絡(luò)的布線次序。

40.怎樣調(diào)整走線的拓?fù)浼軜?gòu)來提高信號的完整性？

這種網(wǎng)絡(luò)信號方向比較復(fù)雜，因?yàn)閷蜗颍p向信號，不同電平種類信號,

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拓樸影響都不一樣，很難說哪種拓樸對信號質(zhì)量有利。而且作前仿真時(shí)，采用

何種拓樸對工程師要求很高，要求對電路原理，信號類型，甚至布線難度等都

要了解。

41.怎樣通過安排疊層來減少EMI問題？

首先，EMI要從系統(tǒng)考慮，單憑PCB無法解決問題。層迭對EMI來講，

我認(rèn)為主要是提供信號最短回流路徑，減小耦合面積，抑制差模干擾。另外地

層與電源層緊耦合，適當(dāng)比電源層外延，對抑制共模干擾有好處。

42.為何要鋪銅？

一般鋪銅有幾個(gè)方面原因。1,EMC,對于大面積的地或電源鋪銅，會起到屏

蔽作用，有些特殊地，如PGND起到防護(hù)作用。1,PCB工藝要求。一般為了

保證電鍍效果，或者層壓不變形，對于布線較少的PCB板層鋪銅。3,信號完

整性要求，給高頻數(shù)字信號一個(gè)完整的回流路徑，并減少直流網(wǎng)絡(luò)的布線。當(dāng)

然還有散熱，特殊器件安裝要求鋪銅等等原因。

43.在一個(gè)系統(tǒng)中，包含了dsp和pld,請問布線時(shí)要注意

哪些問題呢？

看你的信號速率和布線長度的比值。如果信號在傳輸在線的時(shí)延和信號變

化沿時(shí)間可比的話，就要考慮信號完整性問題。另外對于多個(gè)DSP,時(shí)鐘，數(shù)

據(jù)信號走線拓普也會影響信號質(zhì)量和時(shí)序，需要關(guān)注。

44.除protel工具布線外，還有其他好的工具嗎？

至于工具，除了PROTEL,還有很多布線工具，如MENTOR的WG2000,

EN2000系列和powerpcb,Cadence的allegro,zuken的cadstar,cr5000等，

各有所長。

45.什么是“信號回流路徑”？

信號回流路徑，即returncurrent。高速數(shù)字信號在傳輸時(shí)，信號的流向是

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從驅(qū)動器沿PCB傳輸線到負(fù)載，再由負(fù)載沿著地或電源通過最短路徑返回驅(qū)動

港端。這個(gè)在地或電源上的返回信號就稱信號回流路徑。Dr.Johson在他的書中

解釋，高頻信號傳輸，實(shí)際上是對傳輸線與直流層之間包夾的介質(zhì)電容充電的

過程。SI分析的就是這個(gè)圍場的電磁特性，以及他們之間的耦合。

46.如何對接插件進(jìn)行SI分析？

在IBIS3.2規(guī)范中，有關(guān)于接插件模型的描述。一般使用EBD模型。如果

是特殊板，如背板，需要SPICE模型。也可以使用多板仿真軟件(HYPERLYNX或

IS.multiboard),建立多極系統(tǒng)時(shí)，輸入接插件的分布參數(shù)，一般從接插件手冊

中得到。當(dāng)然這種方式會不夠精確，但只要在可接受范圍內(nèi)即可。

47.請問端接的方式有哪些？

端接(terminal),也稱匹配。一般按照匹配位置分有源端匹配和終端匹配。

其中源端匹配一般為電阻串聯(lián)匹配，終端匹配一般為并聯(lián)匹配，方式比較多，

有電阻上拉，電阻下拉，戴維南匹配，AC匹配，肖特基二極管匹配。

48.采用端接(匹配)的方式是由什么因素決定的？

匹配采用方式一般由BUFFER特性，拓普情況，電平種類和判決方式來決

定，也要考慮信號占空比，系統(tǒng)功耗等。

49.采用端接(匹配)的方式有什么規(guī)則？

數(shù)字電路最關(guān)鍵的是時(shí)序問題，加匹配的目的是改善信號質(zhì)量，在判決時(shí)

刻得到可以確定的信號。對于電平有效信號，在保證建立、保持時(shí)間的前提下,

信號質(zhì)量穩(wěn)定；對延有效信號，在保證信號延單調(diào)性前提下，信號變化延速度

滿足要求。MentorICX產(chǎn)品教材中有關(guān)于匹配的一些資料。另外《Highspeed

Digitaldesignahandbookofblackmagic》有一章專門對terminal的講述，從電

磁波原理上講述匹配對信號完整性的作用，可供參考。

50.能否利用器件的IBIS模型對器件的邏輯功能進(jìn)行仿

真？如果不能，那么如何進(jìn)行電路的板級和系統(tǒng)級仿

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真？

IBIS模型是行為級模型，不能用于功能仿真。功能仿真，需要用SPICE模

型，或者其他結(jié)構(gòu)級模型。

51.在數(shù)字和模擬并存的系統(tǒng)中，有2種處理方法，一個(gè)是

數(shù)字地和模擬地分開，比如在地層，數(shù)字地是獨(dú)立地一

塊，模擬地獨(dú)立一塊，單點(diǎn)用銅皮或FB磁珠連接，而電

源不分開；另一種是模擬電源和數(shù)字電源分開用FB連

按，而地是統(tǒng)一地地。請問李先生，這兩種方法效果是

否一樣？

應(yīng)該說從原理上講是一樣的。因?yàn)殡娫春偷貙Ω哳l信號是等效的。

區(qū)分模擬和數(shù)字部分的目的是為了抗干擾，主要是數(shù)字電路對模擬電路的

干擾。但是，分割可能造成信號回流路徑不完整，影響數(shù)字信號的信號質(zhì)量，

影響系統(tǒng)EMC質(zhì)量。因此，無論分割哪個(gè)平面，要看這樣作，信號回流路徑是

否被增大，回流信號對正常工作信號干擾有多大?，F(xiàn)在也有一些混合設(shè)計(jì)，不

分電源和地，在布局時(shí)，按照數(shù)字部分、模擬部分分開布局布線，避免出現(xiàn)跨

區(qū)信號。

52.安規(guī)問題：FCCxEMC的具體含義是什么？

FCC:federalcommunicationcommission美國通信委員會

EMC:electromegneticcompatibility電磁兼容

FCC是個(gè)標(biāo)準(zhǔn)組織，EMC是一個(gè)標(biāo)準(zhǔn)。標(biāo)準(zhǔn)頒布都有相應(yīng)的原因，標(biāo)準(zhǔn)和

測試方法。

53.何謂差分布線？

差分信號，有些也稱差動信號，用兩根完全一樣，極性相反的信號傳輸一

路數(shù)據(jù)，依靠兩根信號電平差進(jìn)行判決。為了保證兩根信號完全一致，在布線

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時(shí)要保持并行，線寬、線間距保持不變。

54.PCB仿真軟件有哪些？

仿真的種類很多，高速數(shù)字電路信號完整性分析仿真分析(SI)常用軟件有

icx,signalvision,hyperlynx,XTK,speectraquest等。有些也用Hspice。

55.PCB仿真軟件是如何進(jìn)行LAYOUT仿真的？

高速數(shù)字電路中，為了提高信號質(zhì)量，降低布線難度，一般采用多層板，

分配專門的電源層，地層。

56.在布局、布線中如何處理才能保證50M以上信號的穩(wěn)

定性？

高速數(shù)字信號布線，關(guān)鍵是減小傳輸線對信號質(zhì)量的影響。因此，100M以

上的高速信號布局時(shí)要求信號走線盡量短。數(shù)字電路中，高速信號是用信號上

升延時(shí)間來界定的。而且，不同種類的信號(如TTL,GTL,LVTTL),確保信號

質(zhì)量的方法不一樣。

57.室外單元的射頻部分，中頻部分，乃至對室外單元進(jìn)行

監(jiān)控的低頻電路部分往往采用部署在同一PCB上，請問

對這樣的PCB在材質(zhì)上有何要求？如何防止射頻，中頻

乃至低頻電路互相之間的干擾？

混合電路設(shè)計(jì)是一個(gè)很大的問題。很難有一個(gè)完美的解決方案。

一般射頻電路在系統(tǒng)中都作為一個(gè)獨(dú)立的單板進(jìn)行布局布線，甚至?xí)袑?/p>

門的屏蔽腔體。而且射頻電路一般為單面或雙面板，電路較為簡單，所有這些

都是為了減少對射頻電路分布參數(shù)的影響，提高射頻系統(tǒng)的一致性。相對于一

般的FR4材質(zhì)，射頻電路板傾向與采用高Q值的基材，這種材料的介電常數(shù)比

較小，傳輸線分布電容較小，阻抗高，信號傳輸時(shí)延小。在混合電路設(shè)計(jì)中，

雖然射頻，數(shù)字電路做在同一塊PCB上，但一般都分成射頻電路區(qū)和數(shù)字電路

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區(qū)，分別布局布線。之間用接地過孔帶和屏蔽盒屏蔽。

58.對于射頻部分，中頻部分和