VHDL硬件描述語言與數字系統(tǒng)開發(fā)(第2章)

1、硬件描述語言與數字系統(tǒng)開發(fā),第2章 可編程邏輯器件概述,可編程邏輯器件及其發(fā)展 SPLD的基本結構與邏輯表示 四種簡單PLD簡介 CPLD結構原理 FPGA結構原理,第2章 可編程邏輯器件概述,2.1 可編程邏輯器件及其發(fā)展,可編程邏輯邏輯器件PLD是電子設計領域中最具活力和發(fā)展前途的一項技術，它的影響絲毫不亞于20世紀70年代單片機的發(fā)明與使用。 可編程邏輯器件能完成任何數字器件的功能，上至高性能CPU，下至簡單的74系列電路，都可以用可編程邏輯器件來實現?？删幊踢壿嬈骷缤粡埌准埢蚴且欢逊e木，工程師可以通過傳統(tǒng)的原理圖輸入法或硬件描述語言，自由地設計一個數字系統(tǒng)，通過軟件仿真，我們可以事

2、先驗證設計的正確性，還可以利用PLD的在線修改能力，隨時修改設計。 使用可編程邏輯器件來開發(fā)數字電路，可以大大縮短設計時間，減少芯片面積，提高系統(tǒng)的可靠性?？删幊踢壿嬈骷倪@些優(yōu)點使得可編程邏輯器件技術在20世紀90年 代以后得到飛速的發(fā)展，同時也大大推動了EDA軟件和硬件描述語言HDL (Hardware Description Language)的進步。,PLD的分類-按集成度分類,1熔絲(Fuse)型器件。,2反熔絲(Anti-fuse)型器件 。,3EPROM型。,4EEPROM型 。,5SRAM型 。,6Flash型 。,PLD的分類-按編程工藝分類,PLD的發(fā)展歷程,熔絲編程的PR

3、OM和PLA器件,AMD公司推出PAL器件,GAL器件,FPGA器件 EPLD器件,CPLD器件,內嵌復雜功能模塊的SoPC,早期的可編程邏輯器件只有可編程只讀存儲器(PROM)、紫外線可擦除只讀存儲器(EPROM)和電可擦除只讀存儲器(EEPROM)三種，它們由全譯碼的與陣列和可編程的或陣列組成，由于陣列規(guī)模大，速度低，主要用途是作存儲器用。 20世紀70年代中期，出現了一類結構上稍顯復雜的可編程芯片，稱為可編程邏輯陣列PLA(Programmable Logic Array)。它由可編程的與陣列和可編程的或陣列組成，雖然陣列規(guī)模增大，提高了芯片的利用率，但由于編程復雜,支持PLA的開發(fā)軟件

4、有一定難度，因而也沒有得到廣泛應用。 20世紀70年代末，美國一公司率先提出了可編程陣列邏輯器件PAL(Programmable Array Logic)。PAL由可編程的與陣列和固定的或陣列構成，采用熔絲編程方式、雙極型工藝制造。PAL在器件的工作速度、輸出結構種類上較早期的可編程邏輯器件有了很大進步，但由于其輸出方式固定不能重新組態(tài)，所以編程靈活性較差，又由于采用的是PROM工藝，只能一次性編程，使用者仍要承擔一定風險。,20世紀80年代中期，Lattice公司發(fā)明了通用陣列邏輯GAL(Generic Array Logic)。它和PAL的區(qū)別在于GAL的輸出電路可以組態(tài)，且大多采用UVC

5、MOS或EECMOS工藝，實現了重復編程，通?？刹翆懓俅我陨?，甚至上千次。由于GAL芯片具有很強的靈活性，設計風險小，可以取代大部分SSIC、MSIC和PAL器件，所以在20世紀80年代得到廣泛應用。 這些早期可編程邏輯器件的一個共同特點是都屬于低密度PLD，結構簡單，設計靈活，但規(guī)模小，難以實現復雜的邏輯功能。 其后，隨著集成電路工藝水平的不斷提高，PLD突破了傳統(tǒng)的單一結構，向著高密度、高速度、低功耗以及結構體系更靈活、適用范圍更寬的方向發(fā)展，相繼出現了各種不同結構的高密度PLD：20世紀80年代中后期，Altera公司推出了一種新型的可擦除、可編程邏輯器件EPLD (Erasable P

6、rogrammable Logic Device)，它采用CMOS和UVEPROM工藝制作，集成度比PAL和GAL高得多，設計也更加靈活，但內部互聯能力比較弱。,1985年Xilinx公司首家推出了現場可編程門陣列器件FPGA(Field Programmable Gate Array)，它是一種新型的高密度PLD，采用CMOSSRAM工藝制作，其結構和陣列型PLD不同，內部由許多獨立的可編程邏輯模塊組成，邏輯模塊之間可以靈活地相互連接，具有密度高、編程速度快、設計靈活和可再配置設計等許多優(yōu)點。FPGA出現后立即受到世界范圍內電了工程師的普遍歡迎，并得到迅速發(fā)展。 20世紀80年代末，Latt

7、ice公司提出在系統(tǒng)可編程ISP (In System Programmable)技術后，相繼出現了一系列具備在系統(tǒng)可編程能力的復雜可編程邏輯器件CPLD (Complex Programmable Logic Device)，CPLD是在EPLD的基礎上發(fā)展起來的，它采用EECMOS工藝制作，增加了內部聯線，改進了內部結構體系，從而比EPLD性能更好，設計更加靈活，其發(fā)展也非常迅速。 不同廠家對可編程邏輯器件的叫法也不盡相同。Xilinx公司把基于查找表技術，SRAM工藝，要外掛配置用的EEPROM的可編程邏輯器件稱為FPGA；把基于乘積項技術、Flash工藝(類似EEPROM工藝)的可編程

8、邏輯器件稱為CPLD。而Altera公司把自己的可編程邏輯器件產品MAX系列(乘積項技術，EEPROM工藝)、FLEX系列(查找表技術，SRAM工藝)都叫做CPLD。,20世紀90年代以后，高密度PLD在生產工藝、器件的編程和測試技術等方面都有了飛速發(fā)展，CPLD的集成度一般可達數干甚至上萬門。A1tera公司的EPM9560，其單密度達到12000個可用門，包含多達50個宏單元，216個用戶IO引腳，并能提供15ns的腳至腳延時，16位計數的最高工作頻率為118MHz。目前，CPLD的集成度最多可達幾百萬個等效門以上，最高工作速度已超過180MHz，FPGA的門級延時已小于3ns。在系統(tǒng)可編

9、程技術、邊界掃描技術的出現，也使器件在編程技術和測試技術及系統(tǒng)可重構技術方面有了很快的發(fā)展。,2.2 SPLD的基本結構與邏輯表示,SPLD（Simple Programmable Logic Device）包括PROM、PLA、PAL和GAL等。由于CPLD是在PAL和GAL基礎上發(fā)展起來的，因此下面首先介紹簡單PLD的結構特點。 1 簡單PLD的基本結構,PLD的基本結構如上圖所示，由輸入電路，與/或陣列及輸出/反饋電路幾部分組成， 各主要部分功能介紹如下：,輸入電路：由輸入緩沖器組成，它使輸入信號具有足夠的驅動能力，并產生互補輸入信號（原變量/反變量）。 與/或陣列：是PLD 的主體。與

10、陣列由與門陣列組成，主要功能是進行輸入變量的與運算，產生乘積項；或陣列由或門陣列組成，主要功能是將與陣列產生的乘積項有選擇地進行或運算，形成與或項，有效地實現“積之和”形式的組合邏輯函數。 輸出/反饋電路：輸出電路可以提供不同的輸出方式，如直接輸出(組合方式)或通過寄存器輸出(時序方式)。主要由輸出緩沖器（三態(tài)門）組成，可以產生輸出信號，并根據功能要求，通過三態(tài)門控制數據直接輸出或反饋到輸入端，提供反饋信息。 眾所周知，任何一個組合邏輯函數均可轉化為與或表達式，用與或表達式來描述，也就是說，可用“與或”兩級電路來實現，而任何一個時序電路又都是由組合電路加上存儲反饋電路構成，因此，PLD的這種結

11、構方式對實現數字系統(tǒng)設計具有普遍的意義。,PLD的互補緩沖器 PLD的互補輸入 PLD中與陣列表示,PLD中或陣列表示 陣列線連接表示,2 簡單PLD的邏輯表示,因為PLD內部電路的連接規(guī)模很大，用傳統(tǒng)的邏輯電路表示方法很難描述PLD的內部結構，所以對PLD內各部分進行描述時采用了一些特殊的簡化方法。 （1）PLD內部的連接點： PLD陣列中行線與列線相交點的連接可用下面3種方式表示：,若交叉處有“”，表示實體連接，是一個不可編程的固定連接； 若交叉處無標記，則表示行線與列線不連接(或編程后被擦除)； 若交叉處有“”，則表示編程連接，是一個可編程的單元，習慣上表示編程連通。,實際上，可編程的含

12、義就是指在可編程的陣列區(qū)中留有一定的“連線區(qū)”，可通過編程來確定其連線方式。在采用熔絲工藝的PLD器件中，用戶編程前，所有可編程點處的熔絲都處于接通狀態(tài)，因此可編程點上處處都有“”；用戶編程后，可編程點上的熔絲有的被保留（接通），有的被擦除（熔斷），行線與列線不再連接。在無實體熔絲的PLD器件中， 編程后有“”的行線與列線交叉點等價于CMOS管的導通，無“”的行線與列線交叉點等價于CMOS管的截至。,（2）輸入、輸出緩沖器： PLD的輸入、輸出緩沖器是單輸入、雙輸出的緩沖單元，采用了互補輸出結構， 一端是高有效輸出，另一端是低有效輸出，其表示法如下圖所示。,（3）與陣列、或陣列： PLD中的與

13、門可用下圖 (a) 表示。圖中與門的輸入線通常畫成行(橫)線，與門的所有輸入變量都稱為輸入項，用與行線垂直的列線表示與門的輸入。與門的輸出稱為乘積項P，圖 (a)中與門輸出PABD。類似地， PLD中的或門可用下圖 (b) 表示。,圖 (a),圖 (b),2 通常，PLD電路中只有部分電路可以編程或組態(tài)，PROM、PLA、PAL和GAL四種SPLD的功能、作用不盡相同，主要是它們的電路結構和編程情況不同，下表列出了四種PLD電路的結構持點。,2.3 四種簡單PLD簡介,PROM陣列圖,PROM完成半加器功能,PLA陣列圖,PAL結構,從陣列結構圖可以看出，可編程陣列邏輯PAL與陣列可編程，或陣

14、列固定連接，每個或門的輸出是若干個乘積項之和，其中乘積項的數目是固定的。一般在PAL產品中，最多的乘積項數可達8個。 PAL和GAL的主要差別在于輸出結構不同。PAL有幾種固定的輸出結構，選定芯片型號后，其輸出結構也就選定了。例如，產品PAL16L8屬于組合型PAL器件，其芯片中每一個輸出端的結構如下圖所示。圖中或門的輸出最多可以包含7個乘積項，最上面的與門所對應的乘積項用來控制三態(tài)門的輸出。當與門輸出為“0”時，三態(tài)門禁止，輸出呈高阻狀態(tài)，I/O引腳作為輸入使用；當與門輸出為“l(fā)”時，三態(tài)門被選通，I/O引腳作為輸出使用。兩種情況下的信號都可以通過互補輸出緩沖器反饋至與陣列的輸入端。下圖中只

15、畫出了其中一個輸出，PAL16L8有8個這樣的輸出端。由于8個輸出相對獨立，互不牽扯，輸出的時間也可能不一致，因此稱為“異步I/O輸出結構”。,又如，產品PAL16R8屬于寄存器型PAL器件(R代表Register)，其芯片中每個輸出結構如下圖所示，稱為“寄存器輸出結構”。當系統(tǒng)時鐘(CLOCK)的上升沿來到后，或門的輸出被存入D觸發(fā)器，然后通過選通三態(tài)緩沖器再將它送至輸出端。同時， D觸發(fā)器的輸出Q 還可以反饋至與門陣列，這樣能記憶原來的狀態(tài)，從而實現時序邏輯功能。PAL器件除了這兩種輸出結構外，還有專用組合輸出、異或輸出和算術選通反饋輸出結構等，共有20多種不同的型號可供用戶選用。,PAL

16、16V8部分結構示意圖,邏輯宏單元,輸入/輸出口,輸入口,GAL結構,時鐘信 號輸入,三態(tài) 控制,可編程 與陣列,固定或 陣列,G A L 1 6 V 8 結 構 示 意 圖,GAL和PAL最大的差別在于GAL有一種靈活的、可編程的輸出結構，它只有幾種基本型號，卻可以代替數十種PAL器件，因而稱為通用可編程邏輯器件。 GAL的可編程輸出結構稱為輸出邏輯宏單元OLMC(Output Logic Macro Cell)。后圖是GAL22V10的OLMC內部邏輯圖，從圖中可看出，OLMC中除了包含或門陣列和D觸發(fā)器之外，還多了兩個數據選擇器(MUX)，其中4選1MUX用來選擇輸出方式和輸出極性，2選

17、1MUX用來選擇反饋信號(Q或Q)，而這些數選器的狀態(tài)取決于兩位可編程特征碼S2、S1的控制。編程時，開發(fā)軟件將根據設計者的要求將S2、S1編為00、01、10、11中的一個，并通過編程器將此信息燒錄到芯片中，OLMC便可以分別被組態(tài)為四種輸出方式中的一種了。這四種輸出方式分別是： S2S100時，低電平有效寄存器輸出； S2S101時，高電平有效寄存器輸出； S2S110時，低電平有效組合IO輸出； S2S111時，高電平有效組合IO輸出。,GAL 的 OLMC,S2S100時，低電平有效寄存器輸出； S2S101時，高電平有效寄存器輸出； S2S110時，低電平有效組合IO輸出； S2S1

18、11時，高電平有效組合IO輸出。,PAL和GAL器件與SSI、MSI標準產品相比，有許多突出的優(yōu)點： 提高了功能密度，節(jié)省了空間，通常一片PAL或GAL可以代替4一12片SSI或24片MSI； 使用方便，設計靈活，具有上電復位功能和加密功能，可以防止非法復制等。因而，這兩種產品在早期得到了廣泛應用。 但PAL器件有許多缺陷，主要是PAL采用的是PROM編程工藝，只能一次性編程，而且由于輸出方式是固定的，不能重新組態(tài)，因而編程靈活性較差。 GAL器件的每個宏單元OLMC均可根據需要任意組態(tài)，所以它的通用性好，比PAL使用更加靈活，而且GAL器件采用了E2COMS工藝結構，可以重復編程，通?？梢圆?/p>

19、寫百次以上，甚至上千次，因而GAL比PAL應用更為廣泛。 此外， PAL、 GAL器件共同的缺陷是編程時需要專門的編程器下載數據。,2.4 CPLD基本結構,CPLD (Complex Programmable Logic Device) 意為復雜可編程邏輯器件，是從PAL、GAL基礎上發(fā)展起來的陣列型高密度PLD器件，它們大多采用了CMOS EPROM、E2PROM和快閃存儲器等編程技術，因而具有高密度、高速度和低功耗等持點。 目前主要的半導體器件公司，如Xilinx、Altera、Lattice和AMD公司等,在各自生產的高密度PLD產品中，都有自己的持點，但總體結構大致是相同的。大多數的

20、CPLD器件中都包含了三種基本結構：可編程的邏輯宏單元；可編程的 I/O單元和可編程的內部連線區(qū)。 1可編程邏輯宏單元 邏輯宏單元內部主要包括與/或陣列、可編程觸發(fā)器和多路選擇器等電路，能獨立地配置為時序或組合工作方式。CPLD除了比PAL、GAL密度高之外，許多優(yōu)點都反映在其內部可編程的邏輯宏單元上：, 多觸發(fā)器結構和“隱埋”觸發(fā)器結構 GAL器件每個輸出宏單元中只有一個觸發(fā)器，而CPLD的宏單元內通常含兩個或兩個以上的觸發(fā)器，其中只有一個觸發(fā)器與輸出端相連，其余觸發(fā)器的輸出不與輸出端相連，但可以通過相應的緩沖電路反饋到與陣列，從而與其它觸發(fā)器一起構成較復雜的時序電路。這些不與輸出端相連的觸

21、發(fā)器就稱為“隱埋”觸發(fā)器。這種結構對于引腳數有限的CPLD器件來說，可以增加觸發(fā)器數目，即增加其內部資源。 乘積項共享結構 在PAL和GAL的與或陣列中，每個或門的輸入乘積項最多為7個或8個，在CPLD的宏單元中，如果輸出表達式的與項較多，對應的或門輸入端不夠用時，可以借助可編程開關將同一單元(或其它單元)中的其它或門與之聯合起來使用，或者在每個宏單元中提供末使用的乘積項供其它宏單元使用和共享。乘積項共享結構提高了資源利用率，可以實現快速復雜的邏輯函數。 異步時鐘和時鐘選擇 一般GAL器件只能實現同步時序電路，在CPLD器件中各觸發(fā)器的時鐘可以異步工作，有些器件中觸發(fā)器的時鐘還可以通過數據選擇

22、器或時鐘網絡進行選擇,因而使用更加靈活。,MAX7000系列單個宏單元結構,2可編程I/O單元 輸入/輸出單元，簡稱I/O單元(或IOC)，它是內部信號到I/O引腳的接口部分。由于陣列型高密度PLD通常只有少數幾個專用輸入端，大部分端口均為用戶自定義I/O端,而且系統(tǒng)的輸入信號常常需要鎖存，因此I/O常作為一個獨立單元來處理。 下圖(a)是Lattice ispLSI10l6的IOC結構圖，它由三態(tài)輸出緩沖器、輸入緩沖器、輸入寄存器/鎖存器和幾個可編程的數據選擇器組成。觸發(fā)器有兩種工作方式：當R/L為高電平時，它被設置成邊沿觸發(fā)器；而當R/L為低電平時，它被設置成鎖存器。MUX1用于控制三態(tài)輸

23、出緩沖器的工作狀態(tài)，MUX2用于選擇輸出信號的傳送通道，MUX3用來選擇輸出極性。MUX4用于輸入方式的選擇：在異步輸入方式下，輸入信號直接經輸入緩沖器送到全局布線區(qū)的輸入端；在同步輸入方式下，輸入信號加到觸發(fā)器的輸入端，必須等時鐘信號IOCLK到達后才能被存入觸發(fā)器，并經過輸入緩沖器加到全局布線區(qū)。MUX 5和MUX6用于時鐘信號的來源和極性的選擇。根據這些數據選擇器編程狀態(tài)的組合，可得到各種可能的IOC組態(tài)形式，如下圖 (b)所示。,Lattice公司 ispLSI10l6的IOC結構,MUX1用于控制三態(tài)輸出緩沖器的工作狀態(tài)；MUX2用于選擇輸出信號的傳送通道；MUX3用來選擇輸出極性。

24、 MUX4用于輸入方式的選擇：在異步輸入方式下，輸入信號直接經輸入緩沖器送到全局布線區(qū)的輸入端；在同步輸入方式下，輸入信號加到觸發(fā)器的輸入端，必須等時鐘信號IOCLK到達后才能被存入觸發(fā)器，并經過輸入緩沖器加到全局布線區(qū)。MUX 5和MUX6用于時鐘信號的來源和極性的選擇。,D觸發(fā)器有兩種工作方式：當R/L為高電平時，它被設置成邊沿觸發(fā)器；而當R/L為低電平時，它被設置成鎖存器。,各種可能的IOC組態(tài),3可編程連線陣列 可編程連線陣列的作用是在各邏輯宏單元之間以及邏輯宏單元和IO單元之間提供互連網絡，通過可編程連線陣列可以接收來自專用輸入端的信號。,MAX7000S 系列的內部互連結構,Log

25、ic Array Block,可編程連線陣列,FPGA (Field Programmable Gate Array) 意為現場可編程門陣列，是20世紀80年代中期出現的高密度可編程邏輯器件。與前面所介紹的陣列型可編程邏輯器件有所不同，它由許多獨立的可編程邏輯模塊組成，用戶可以通過編程將這些模塊連接起來實現不同的設計。,2.5 FPGA基本結構,查找表單元內部結構,Cyclone系列器件的LE結構,2.6 CPLD與FPGA的比較,CPLD與FPGA都是由邏輯單元、I/O單元和互連單元三部分組成的。I/O單元功能基本一致，邏輯和互連單元的結構及編程工藝則各不相同，由此帶來這兩種器件性能及應用上

26、的一些差別?？蓮囊韵聨追矫鎸PLD與FPGA作個比較： 1 結構比較 CPLD的邏輯單元是由與/或陣列和可配置的輸出宏單元組成，而FPGA采用的是基于SRAM形式的查找表結構。這種工藝結構占用芯片面積小，速度高（1-2ns）,但邏輯功能較弱。 CPLD的邏輯單元是大單元，其輸入變量數通常有20多個，采用類似PAL的結構。由于單元功能強大，一般邏輯在單元內均可實現，且互連關系簡單。缺點是同樣集成規(guī)模的芯片中觸發(fā)器數量不多，可用于開發(fā)的片內ROM/RAM資源較少。 由此，在應用上，小單元的FPGA較適合數據、時序型系統(tǒng)，該類系統(tǒng)所需的觸發(fā)器數多，邏輯相對簡單；而大單元的CPLD較適合組合、邏輯型

27、系統(tǒng)，該類系統(tǒng)邏輯相對復雜，輸入變量多，對觸發(fā)器的需求量相對較少。 2 互連比較 CPLD因為單元大、功能強，使用的是集總總線，所以其特點是任意一對輸入端與輸入端之間的延時相等，且是可預測的。 FPGA因為單元小、互連關系復雜，所以使用的互連方式較多，有分段總線、長線、直接互連等等。對FPGA而言，實現同一個功能可能有不同的連線方案，也即，其延時是不確定的。,FPGA與CPLD結構特點,采用連續(xù)式快速通道互連 Fast Track結構的CPLD器件,采用分段式查找表LUT 互連結構的FPGA器件,FPGA vs CPLD,集成度 FPGA可以達到比 CPLD更高的集成度 ,同時也具有更復雜的布

28、線結構和邏輯實現。 適合結構 FPGA更適合于觸發(fā)器豐富的結構 ,而 CPLD更適合于觸發(fā)器有限而乘積項豐富的結構。,FPGA vs CPLD,功率消耗 CPLD的缺點比較突出。一般情況下 ,CPLD功耗要比 FPGA大 ,且集成度越高越明顯。 速度 CPLD優(yōu)于 FPGA。由于 FPGA是門級編程 ,且 CLB之間是采用分布式互連 ;而 CPLD是邏輯塊級編程 ,且其邏輯塊互連是集總式的。因此 ,CPLD比 FPGA有較高的速度和較大的時間可預測性。,FPGA vs CPLD,編程方式 CPLD通過修改具有固定內連電路的邏輯功能來編程（基于乘積項的開關矩陣）,FPGA主要通過改變內部連線的布線來編程（基于查找表的分段連線）;FPGA可在邏輯門下編程 ,而 CPLD是在邏輯塊下編程 ,在編程上 FPGA比 CPLD具有更大的靈活性。 CPLD主要是基于E2PROM或 FLASH存儲器編程 ,編程次數達 1萬次。其優(yōu)點是在系