Encounter.ppt

1、如何設(shè)置HardMacro IP，1 .后端設(shè)計(jì)PlaceRoute經(jīng)常調(diào)用HARD Macro IP模塊，該模塊主要提供： (a)時(shí)間lib文件(b) lef文件。關(guān)鍵信息包括模塊的針腳、VDD。這就是要討論的話題。我想通過encounter8.1版本訪問這三個(gè)文件。1 .這里是樣品主要時(shí)鐘頻率為200米的單個(gè)時(shí)鐘芯片，面積為500X500平方微米。PlaceRoute后的利用率已達(dá)到81%，使用了4層MM。SMIC0.18um進(jìn)程此IP主要存在一些困難。 1.使用的高頻設(shè)計(jì)0.18um，時(shí)序收斂困難2。減少IP實(shí)施區(qū)域，提高Place利用率，很有可能出現(xiàn)擁塞。3.第4層布線資源，布線通道較

2、少。對(duì)時(shí)序收斂不好。impool Encounter啟動(dòng)工具采購訂單選擇導(dǎo)入設(shè)計(jì)彈出菜單左側(cè)菜單輸入輸入文件信息輸入、導(dǎo)入設(shè)計(jì)，輸入部分buffer Inv delay單元格，設(shè)置后續(xù)時(shí)間，并在hold優(yōu)化時(shí)插入指定的單元格以進(jìn)行優(yōu)化。Import design，1 .輸入公司提供的三種不同的RC網(wǎng)絡(luò)表，2 .您還可以設(shè)計(jì)悲觀樂觀的RC元素，以使芯片在極端max min中正常工作。import design、指定芯片電源VDD VSS、Import design、指定信號(hào)完整性分析所需的CDB庫文件，以及在三種情況下主要用于提高max min typical、Import design、1.y

3、ield芯片產(chǎn)量的一些限制文件Timing主要是partition 3 .使用MMMC作為低功耗設(shè)計(jì)的限制文件。加載所有輸入文件后，單擊OK、Import design、1.import設(shè)計(jì)，F(xiàn)loorPlan specify Floorplan將彈出圖右側(cè)的界面，使用綜合網(wǎng)絡(luò)表CheckDesign all和Floorplan從“工具”菜單中彈出。要定義IP區(qū)域，請(qǐng)選擇Die Size by : Width 500 Height 500(定義IP寬度)Floorplan，1 .選擇Floorplanconnect Globa net彈出右側(cè)界面。To global Net是IP定義的全局電源

4、線和地線。此命令頁的目的是將IP使用的LEF的電源和地面PIN連接到IP定義的全局信號(hào)線VDD VSS。也就是說，PIN必須連接到相應(yīng)的NET。Floorplan，您可以在floorplan界面中選擇module。右鍵單擊將彈出右側(cè)界面。attribute editor主要限制此模塊中包含的instance在placement中是否允許部署位置、區(qū)域、區(qū)域和區(qū)域之間徐璐存在其他模塊，F(xiàn)loorplan，Constrant Type:在某些關(guān)鍵情況下：Guide:將模塊中包含的實(shí)例約束為盡可能接近模塊的近間距，F(xiàn)ence:是主要應(yīng)用于分區(qū)的軟約束這意味著硬約束Region:只能位于模塊的輪廓上，

5、但可以放置其他模塊的實(shí)例。Soft guide:允許將模塊下的實(shí)例放置在離相應(yīng)模塊更遠(yuǎn)的位置，并將此模塊的實(shí)例與其他模塊下的實(shí)例一起使用，F(xiàn)loorplan，1 .使用group命令將關(guān)聯(lián)更緊密的層次inst綁定在一起。例如，選擇FloorPlanCreate FloorPlan Guide，將彈出右側(cè)會(huì)話窗口，如在輸入編輯框中輸入jiagroup，F(xiàn)loorPlan，1 .在“腳部平面”視圖中，選擇“Add_88”。要添加到組中的module命名之一。選擇下一步。floor plan create physical hearichy Jia groot此操作將Add_88添加到Jia組組。可

6、能會(huì)使設(shè)計(jì)瀏覽器生病。您可以清楚地看到add_88成為JIA組Floorplan。還可以在Encounter的命令窗口中使用命令實(shí)現(xiàn)createinst group/XXX/Jia group addinsttoinstgroup/XXX/Jia group add _ 88 addinsttoinstgroup/保存到/restr_output以創(chuàng)建三個(gè)文件。一個(gè)是old _ to _ new _ hier，調(diào)整Powerplan，F(xiàn)loorplan后，下一步是計(jì)劃IP模塊的電源，地線。如果該過程選擇了層metal纜線連接，則建議您選擇metal3和metal4作為VDD VSS中的stri

7、pes。Stripes間隔值的大小與芯片消耗的峰值相關(guān)。相反，stripes應(yīng)該稀疏一些，間隔更大一些。如果是，如何估計(jì)整個(gè)VDD VSS stripes的寬度值如果IP最高為從powerAnalysis中獲得的180 MW，則metal的電氣遷移值為1um/1ma(取決于制造商提供的PCM參數(shù))。如果是這樣，如果Stipe SS Width 180 MW/1.8v * 1ma=180um IP為2000X2000平方米，則在創(chuàng)建水平和垂直方向的電源柵格時(shí)，建議您創(chuàng)建10個(gè)水平方向的寬度(以u(píng)m為單位)。Space 200um。建議創(chuàng)建垂直stripes的width為um創(chuàng)建10個(gè)，space

8、 200um。這樣可以在芯片的每個(gè)區(qū)域均勻分布電流，從而導(dǎo)致IRdrop .減少Powerplan。因?yàn)镮P在200mHZ下工作。因此，Width設(shè)計(jì)為um Set-to-set distance 50um，電源網(wǎng)格相對(duì)密集，Power net IRdrop。Powerplan、1。由于正在進(jìn)行spet，因此將Metal3 stripes最小化為水平方向，Stripe Metal3下的row metal1無法通過通孔連接到stripes metal4上方，因此stripes metal3禁止放置設(shè)備，placeBlock .必須添加Powerplan并選擇RouteSpecial Route完

9、整id，Placement，1。Spare Cells是僅用于更換的單位。例如，某些邏輯設(shè)計(jì)不確定，需要在旁邊放置備件。如果芯片測(cè)試存在問題，可以通過fib修改多層金屬或通孔來解決。無需更改多晶下面的mask即可替換邏輯功能?？梢詫?shí)現(xiàn)邏輯功能修改。這樣不僅可以在以后進(jìn)行修訂生產(chǎn)，還可以通過fib修改方案組進(jìn)行測(cè)試，從而節(jié)省成本并節(jié)省時(shí)間。Placement，Cell padding的功能通知工具，placement cell必須在Reg，latch中的單元格附近預(yù)先保留指定buffer單元格的固定倍數(shù)的單元格空間。這意味著創(chuàng)建時(shí)鐘樹需要很多buf或inv單位，Placement，Place s

10、tandard Cell單擊彈出窗口右側(cè)窗格中的界面。Run Full Placement是基本netlist的邏輯cell。以物理單位移動(dòng)貼圖。通常，計(jì)時(shí)驅(qū)動(dòng)設(shè)備，并由許多選項(xiàng)控制。最終獲得良好的placement runincrementalplacement是最初的placement，通過某些cell調(diào)整改善了時(shí)序聚合，節(jié)省了機(jī)器運(yùn)行時(shí)間，在RunPlacement InFloorplanMode中，placement是最快的為了加快部署速度，如果服務(wù)器是多CPU，則可以將最大線程指定為8，也可以像指定網(wǎng)絡(luò)中的其他服務(wù)器一樣通過網(wǎng)絡(luò)運(yùn)行。可以為批處理、批處理、批處理、批處理和批處理提供更

11、多資源。在這種情況下，后續(xù)route中很容易出現(xiàn)很多congestion情況，使用trialRoute進(jìn)行congestion分析可以更清楚地看到擁塞的分布情況。您可以使用module padding方法。setplace mode-module padding module factor module是芯片邏輯網(wǎng)絡(luò)表中的分層實(shí)例名，F(xiàn)actor是放大系數(shù)，常規(guī)Factor的值大于=1。假設(shè)factor為1.2。例如，假設(shè)在2中輸入5個(gè)，則整個(gè)module的cell實(shí)例將擴(kuò)展到1.2，從而使布局看起來更分散。CTS，1 .選擇鎖定設(shè)計(jì)鎖定選擇界面(如Gen spec彈出菜單右側(cè)圖中所示)，選擇

12、buffer單元以選擇單位2.buffer作為時(shí)鐘樹，較大的Buffer具有較大的驅(qū)動(dòng)能力、扇出能力和連接負(fù)載，但encounter的布線都是固定寬度的線，在信號(hào)線上生成信號(hào)壓降。需要復(fù)蓋buffer的各種驅(qū)動(dòng)器類型。3 .選擇buffer，然后選擇Outspecification 1 .如果design調(diào)用了其他模塊IP，為了平衡CLK skew，Ctstch文件中IP模塊的時(shí)鐘PIN/PORT端口約束MacroModel pin層次實(shí)例模塊的pinname maxRiseDelay (ns/ps)的最大上升時(shí)間maxFallDelay (ns/ps)一般而言，ff是macro model

13、pin sm XXX/upll/clk 0.4 ns 0.25 ns 0.4，如果在文件、CTS和ctstch中定義時(shí)鐘樹的布線約束，并且在創(chuàng)建時(shí)鐘樹的同時(shí)創(chuàng)建route，則需要route的約束文件。以下是RouteTypeName的約束文件： RouteTyepName Route1(定義route類型的單元格的名稱，使用routeclk) NameDelimiter # (#l分隔時(shí)鐘樹實(shí)例的單元格的名稱，例如clk # # L1 # clk#L1#I1) toppreferredlayer 3(時(shí)鐘樹頂部的route優(yōu)先于第三層metal)bottompreferredlayer 2(時(shí)鐘樹底部的route) )Shielding VSS(在時(shí)鐘信號(hào)線兩側(cè)使用VSS進(jìn)行外部干擾。)End、CTS、 autoctsrootpin clk period 5 ns max delay 1 ns # default value(從時(shí)鐘樹根到時(shí)鐘葉節(jié)點(diǎn)的最大時(shí)間延遲約束)M