電子電路基礎(chǔ) 第八章 邏輯門電路及組合邏輯電路.ppt

1、2020年8月3日星期一,39-1,第八章 邏輯門電路及組合邏輯電路,本章的主要內(nèi)容：,1)基本邏輯運(yùn)算及邏輯門電路 2)邏輯代數(shù)的基本運(yùn)算法則、公理、定理，邏輯關(guān)系式的化簡(jiǎn) 3)組合邏輯電路的分析及設(shè)計(jì) 4)加法器、編碼器、譯碼器邏輯功能分析 重點(diǎn)：邏輯關(guān)系式的化簡(jiǎn)及組合邏輯電路的分析和設(shè)計(jì),2020年8月3日星期一,39-2,第八章 邏輯門電路及組合邏輯電路8.1 邏輯代數(shù)及邏輯門電路,一、邏輯代數(shù)及邏輯函數(shù),邏輯代數(shù)的產(chǎn)生：,1849年英國(guó)數(shù)學(xué)家喬治布爾(George Boole)首先提出，用來描述客觀事務(wù)邏輯關(guān)系的數(shù)學(xué)方法稱為布爾代數(shù)。后來被廣泛用于開關(guān)電路和數(shù)字邏輯電路的分析與設(shè)計(jì)所

2、以也稱為開關(guān)代數(shù)或邏輯代數(shù)。,邏輯代數(shù)中用字母A、B、C、等表示變量邏輯變量，每個(gè)邏輯變量的取值只有兩種可能0和1 。它們也是邏輯代數(shù)中僅有的兩個(gè)常數(shù)。 0和1只表示兩種不同的邏輯狀態(tài)，不表示數(shù)量大小。,A、B、C、等表示原變量，,等表示反變量。,可用F表示電路的輸出。,邏輯函數(shù)可表示為,2020年8月3日星期一,39-3,第八章 邏輯門電路及組合邏輯電路8.1 邏輯代數(shù)及邏輯門電路,二、邏輯運(yùn)算及邏輯門,(一)基本邏輯運(yùn)算與邏輯函數(shù),三種基本運(yùn)算是：與、或、非（反）。它們都有集成門電路與之對(duì)應(yīng)，與門、或門和非門。,1.“與”邏輯及“與門”,邏輯關(guān)系：決定事件的全部條件都滿足時(shí)，事件才發(fā)生。這

3、就是與邏輯。,用1表示開關(guān)接通，0表示開關(guān)的斷開；1表示燈亮，可得如下真值表：,與邏輯的邏輯表達(dá)式為：,F=A B,或,F=AB,用集成邏輯門電路實(shí)現(xiàn)與邏輯關(guān)系，即為邏輯門，與門的邏輯邏輯符號(hào)為：,與門,有0出0 全1出1,門電路的邏輯關(guān)系可以用波形圖表示。,2020年8月3日星期一,39-4,第八章 邏輯門電路及組合邏輯電路8.1 邏輯代數(shù)及邏輯門電路,2.或運(yùn)算、或邏輯、或門,邏輯關(guān)系：決定事件的諸條件中，只要有任意一個(gè)滿足，事件就會(huì)發(fā)生。這就是或邏輯。,真值表,有1出1 全0出0,或邏輯的邏輯表達(dá)式為：,F=A +B,可用邏輯或門實(shí)現(xiàn)這種運(yùn)算，或門的邏輯符號(hào)為：,或門,或門的波形為：,2

4、020年8月3日星期一,39-5,第八章 邏輯門電路及組合邏輯電路8.1 邏輯代數(shù)及邏輯門電路,3.非運(yùn)算、非邏輯、非門,邏輯關(guān)系：決定事件的條件滿足，事件不會(huì)發(fā)生；條件不滿足時(shí)，事件才發(fā)生。這就是非邏輯。,真值表,有0出1 有1出0,非邏輯的邏輯表達(dá)式為：,可用邏輯非門實(shí)現(xiàn)這種運(yùn)算，非門的邏輯符號(hào)為：,非門,非門的波形為：,2020年8月3日星期一,39-6,第八章 邏輯門電路及組合邏輯電路8.1 邏輯代數(shù)及邏輯門電路,(二)復(fù)合邏輯運(yùn)算及其復(fù)合門,用兩個(gè)以上基本運(yùn)算構(gòu)成的邏輯運(yùn)算。包括與非、或非、與或非、異或和同或運(yùn)算。和三個(gè)基本運(yùn)算一樣，它們都有集成門電路與之對(duì)應(yīng)。,真值表（除與或非運(yùn)算

5、外）,邏輯門符號(hào)：,2020年8月3日星期一,39-7,第八章 邏輯門電路及組合邏輯電路8.1 邏輯代數(shù)及邏輯門電路,異或的邏輯式,兩個(gè)變量取相同值時(shí)，輸出為0；取不同值時(shí)，輸出為1,同或的邏輯式,兩個(gè)變量取相同值時(shí)，輸出為1；取不同值時(shí)，輸出為0,與或非邏輯,A與B等于1 ，或者C與D等于1 ，F(xiàn)等于0。,邏輯符號(hào)：,三態(tài)與非門,實(shí)際用中有時(shí)需要將兩個(gè)和多個(gè)與非門的輸出端接在同一線上，需要一種輸出端除0和1兩種狀態(tài)外的第三種狀態(tài)，即開路狀態(tài)。,2020年8月3日星期一,39-8,第八章 邏輯門電路及組合邏輯電路8.1 邏輯代數(shù)及邏輯門電路,三、邏輯代數(shù)運(yùn)算法則,1.基本運(yùn)算法則,0A=0,1

6、A=A,AA=A,0+A=A,1+A=1,A+A=A,2.交換律,AB=BA,A+B=B+A,3.結(jié)合律,ABC=(AB)C=A(BC),A+B+C=A+(B+C)=(A+B)+C,4.分配律,A(B+C)=AB+AC,A+BC=(A+B)(A+C),證：(A+B)(A+C)=AA+AB+AC+BC,=A+A(B+C)+BC,=A1+(B+C)+BC,=A+BC,5.吸收律,A(A+B)=A,證：A(A+B)=AA+AB,=A+AB,=A(1+B),=A,A+AB=A,證：,6.反演律(摩根定律),證：,2020年8月3日星期一,39-9,第八章 邏輯門電路及組合邏輯電路8.1 邏輯代數(shù)及邏輯

7、門電路,四、邏輯函數(shù)的化簡(jiǎn),(一)應(yīng)用邏輯代數(shù)運(yùn)算法則化簡(jiǎn),1.并項(xiàng)法,利用公式,可將兩項(xiàng)并為一項(xiàng)。,2.吸收法,利用公式A+AB=A，將AB項(xiàng)消去。,利用公式,，可消去多余因子。,3.拆項(xiàng)法,利用公式,將某項(xiàng)乘以,，然后拆成兩項(xiàng)，再分別與其他項(xiàng)合并。,4.添項(xiàng)法,利用公式A+A=A，可以將函數(shù)中重復(fù)或多次寫入某一項(xiàng)，再合并化簡(jiǎn)。,2020年8月3日星期一,39-10,第八章 邏輯門電路及組合邏輯電路8.1 邏輯代數(shù)及邏輯門電路,(二)應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù),卡諾圖：與變量的最小項(xiàng)對(duì)應(yīng)的按一定規(guī)則排列的方格圖，每一小方格填,入一個(gè)最小項(xiàng)。,最小項(xiàng)為滿足下列條件的“與”項(xiàng)。,1)各項(xiàng)都含有所有輸

8、入變量，每個(gè)變量是它的一個(gè)因子。,2)各項(xiàng)中每個(gè)因子以原變量(A，B，C，)的形式或以反變量,的形式出現(xiàn)一次。,如三變量的全部最小項(xiàng)為,n個(gè)變量有2n個(gè)組合，最小項(xiàng)有2n個(gè)，卡諾圖,1.卡諾圖,相應(yīng)有2n個(gè)小方格。,2020年8月3日星期一,39-11,第八章 邏輯門電路及組合邏輯電路8.1 邏輯代數(shù)及邏輯門電路,2.應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù),應(yīng)用卡諾圖化簡(jiǎn)邏輯函數(shù)時(shí)，先將邏輯式中的最小項(xiàng)分別用1填入相應(yīng)的小,方格內(nèi)。如果邏輯式中的最小項(xiàng)不全，則填寫0或空著不填。如果邏輯式不,是由最小項(xiàng)構(gòu)成，一般應(yīng)先化為最小項(xiàng)。,化簡(jiǎn)方法：,1)將取值為1的相鄰小方格圈在一起，相鄰小方格包括最上行與最下行及最,

9、左列與最右列同列或同行兩端的兩個(gè)小方格，稱為邏輯相鄰。,2)圈的個(gè)數(shù)應(yīng)最少，圈內(nèi)小方格個(gè)數(shù)應(yīng)盡可能多。每圈一個(gè)新圈時(shí)，必須包,含至少一個(gè)未被圈過的取值為1的小方格；每一個(gè)取值為1的小方格可被圈,多次，但不能遺漏。,3)按著循環(huán)碼排列變量取值時(shí)，相鄰小方格中最小項(xiàng)之間只有一個(gè)變量取值,不同。相鄰的兩項(xiàng)可合并為一項(xiàng)，消去一個(gè)因子；相鄰的四項(xiàng)可合并為一,項(xiàng)，消去兩個(gè)因子；依此類推，相鄰的2n項(xiàng)可合并為一項(xiàng)，消去n個(gè)因子。,4)將合并的結(jié)果相加，即為所求的最簡(jiǎn)“與或”式。,例8-6 化簡(jiǎn),A,2020年8月3日星期一,39-12,第八章 邏輯門電路及組合邏輯電路8.1 邏輯代數(shù)及邏輯門電路,例8-8

10、應(yīng)用卡諾圖化簡(jiǎn),1,1,1,1,例8-10 應(yīng)用卡諾圖化簡(jiǎn),1,1,1,1,1,1,1,1,1,1,2020年8月3日星期一,39-13,第八章 邏輯門電路及組合邏輯電路8.1 邏輯代數(shù)及邏輯門電路,例8-11 化簡(jiǎn),1,1,1,1,1,1,1,1,1,2020年8月3日星期一,39-14,第八章 邏輯門電路及組合邏輯電路8.2 組合邏輯電路,由門電路組成的邏輯電路稱為組合邏輯電路，簡(jiǎn)稱組合電路。其特點(diǎn)是在任意時(shí)刻，電路的輸出狀態(tài)僅取決于該時(shí)刻各輸入狀態(tài)的組合，而與電路的原狀態(tài)無(wú)關(guān)。組合電路是一種無(wú)記憶功能的邏輯電路。,組合電路的分析是根據(jù)給出的邏輯電路，從輸入端開始逐級(jí)推導(dǎo)出輸出端的邏輯函數(shù)

11、表達(dá)式，并依據(jù)該表達(dá)式，列出真值表，從而確定該組合電路的邏輯功能。其分析步驟如下：,一、組合電路的分析,由邏輯圖寫出各門電路輸出端的邏輯表達(dá)式；,化簡(jiǎn)和變換各邏輯表達(dá)式；,列寫邏輯真值表；,根據(jù)真值表和邏輯表達(dá)式，確定該電路的功能。,2020年8月3日星期一,39-15,第八章 邏輯門電路及組合邏輯電路8.2 組合邏輯電路,例8-12 分析如圖所示電路的邏輯功能。,解 寫出邏輯表達(dá)式并化簡(jiǎn), 列寫邏輯真值表, 邏輯功能分析,兩個(gè)變量取相同值時(shí)，輸出為1；取不同值時(shí)，輸出為0,同或邏輯,2020年8月3日星期一,39-16,第八章 邏輯門電路及組合邏輯電路8.2 組合邏輯電路,例8-13 分析圖

12、8-33所示電路的邏輯功能。,解 寫出邏輯表達(dá)式并化簡(jiǎn), 列寫邏輯真值表, 邏輯功能分析,只有A、B、C全為0或 全為1時(shí)，輸出F才為1。 故該電路稱為“判一致 電路”，可用于判斷三 個(gè)輸入端的狀態(tài)是否 一致。,2020年8月3日星期一,39-17,第八章 邏輯門電路及組合邏輯電路8.2 組合邏輯電路,組合電路設(shè)計(jì)與組合電路分析過程相反，它是根據(jù)給定的邏輯功能要求，設(shè)計(jì)能實(shí)現(xiàn)該功能的最簡(jiǎn)單的電路。其設(shè)計(jì)步驟如下：,二、組合電路的設(shè)計(jì), 根據(jù)給定設(shè)計(jì)問題的邏輯關(guān)系或邏輯要求，列出真值表；, 根據(jù)真值表寫出邏輯表達(dá)式；, 化簡(jiǎn)或變換邏輯表達(dá)式；, 根據(jù)最簡(jiǎn)的邏輯表達(dá)式畫出相應(yīng)的邏輯電路圖。,202

13、0年8月3日星期一,39-18,第八章 邏輯門電路及組合邏輯電路8.2 組合邏輯電路,例8-14 試設(shè)計(jì)一個(gè)三輸入的三位奇數(shù)校驗(yàn)電路。要求輸入A、B、C中有奇數(shù)個(gè)1時(shí)，輸出為1，否則輸出為0。,解 根據(jù)題意列出邏輯真值表。, 由真值表寫出邏輯表達(dá)式：, 化簡(jiǎn)該邏輯表達(dá)式。,可見上述邏輯表達(dá)式已經(jīng)是最簡(jiǎn)的。,2020年8月3日星期一,39-19,第八章 邏輯門電路及組合邏輯電路8.2 組合邏輯電路, 畫出邏輯電路圖。如果輸入只給出原變量，對(duì)所用器件沒有要求，則可畫出如圖所示的邏輯電路。,A,B,C,F,2020年8月3日星期一,39-20,第八章 邏輯門電路及組合邏輯電路8.2 組合邏輯電路,如

14、果輸入只給出原變量，要求只用與非門實(shí)現(xiàn)，則應(yīng)對(duì)上述邏輯表達(dá)式用摩根律進(jìn)行變換：,2020年8月3日星期一,39-21,第八章 邏輯門電路及組合邏輯電路8.2 組合邏輯電路,例8-15 某工廠有A、B、C三個(gè)車間和一個(gè)自備電站，站內(nèi)有兩臺(tái)發(fā)電機(jī)G1和G2。G1的容量是G2的兩倍。如果一個(gè)車間開工，只需G2運(yùn)行即可滿足要求；如果兩個(gè)車間開工，只需G1運(yùn)行；若三個(gè)車間同時(shí)開工，則G1和G2均需運(yùn)行。試畫出控制G1和G2運(yùn)行的邏輯圖。,解 用A、B、C分別表示三個(gè)車間的開工狀態(tài)：開工為1，不開工為0；G1和G2運(yùn)行為1，停機(jī)為0。, 根據(jù)題意列出邏輯真值表。,2020年8月3日星期一,39-22,第八

15、章 邏輯門電路及組合邏輯電路8.2 組合邏輯電路, 由邏輯真值表寫出邏輯表達(dá)式并化簡(jiǎn), 由邏輯表達(dá)式畫出邏輯電路圖如圖所示。,2020年8月3日星期一,39-23,第八章 邏輯門電路及組合邏輯電路8.2 組合邏輯電路,三、組合電路的應(yīng)用,只求本位和沒有相鄰低位進(jìn)位的加法稱為半加（如個(gè)位加）。,(一) 加法器,1. 半加器,真值表,半加器的邏輯圖及邏輯符號(hào),2020年8月3日星期一,39-24,第八章 邏輯門電路及組合邏輯電路8.2 組合邏輯電路,2. 全加器,所謂全加是指除本位外還有低位的進(jìn)位參與相加的加法。因此，在設(shè)計(jì)全加器時(shí)，不僅要考慮本位的兩個(gè)加數(shù)Ai、Bi，還必須考慮來自相鄰低位的進(jìn)位

16、Ci-1。,全加器的真值表。,2020年8月3日星期一,39-25,第八章 邏輯門電路及組合邏輯電路8.2 組合邏輯電路,由真值表可寫出全加和Si和進(jìn)位Ci的邏輯式：,全加器的邏輯圖和邏輯符號(hào),2020年8月3日星期一,39-26,第八章 邏輯門電路及組合邏輯電路8.2 組合邏輯電路,(二) 編碼器,1編碼,不同的數(shù)碼不僅可以表示數(shù)量的不同大小，而且還能用來表示不同的事物或一些文字符號(hào)信息，此時(shí)該數(shù)碼稱為代碼。,把若干個(gè)二進(jìn)制數(shù)碼0和1按一定規(guī)律編排在一起，組成不同的代碼，并且賦予每組代碼以特定的含義，叫做編碼。,編制代碼時(shí)，要遵循一定的規(guī)則，這些規(guī)則稱為碼制。,(1) 二進(jìn)制編碼,用二進(jìn)制代

17、碼表示有關(guān)對(duì)象(文字符號(hào)信息)的過程叫做二進(jìn)制編碼。,n位二進(jìn)制代碼有 2n種取值可能，可以表示 2n個(gè)信號(hào)。對(duì)N個(gè)信息進(jìn)行編碼時(shí)，可用公式2nN來確定需要使用的二進(jìn)制代碼的位數(shù)n。,(2) 二-十進(jìn)制編碼,用二進(jìn)制數(shù)形式表示十進(jìn)制數(shù)的編碼稱為十進(jìn)制數(shù)的二進(jìn)制編碼，簡(jiǎn)稱二-十進(jìn)制編碼，也稱BCD碼。,二-十進(jìn)制編碼用4位二進(jìn)制數(shù)表示1位十進(jìn)制數(shù)符。4位二進(jìn)制數(shù)有16種不同的組合, 十進(jìn)制數(shù)的10個(gè)數(shù)符只需要其中的10種組合, 因此有不同編碼方案。,2020年8月3日星期一,39-27,第八章 邏輯門電路及組合邏輯電路8.2 組合邏輯電路,常用BCD碼,2020年8月3日星期一,39-28,第八

18、章 邏輯門電路及組合邏輯電路8.2 組合邏輯電路,二-十進(jìn)制碼種類繁多，大致可分為有權(quán)碼和無(wú)權(quán)碼兩大類。表中的前四種為有權(quán)碼，即每位都對(duì)應(yīng)著一個(gè)固定的位權(quán)值。如8421BCD碼，自高位到低位，各位的位權(quán)值為23222120，即8421。,如果將每個(gè)代碼看作一個(gè)4為二進(jìn)制數(shù)，那么這二進(jìn)制數(shù)的值恰好對(duì)應(yīng)著它所代表的十進(jìn)制數(shù)的大小。,例8-16 用8421BCD碼表示十進(jìn)制數(shù)468。,解,0100,0110,1000,所以,（468）10=（010001101000）8421BCD,注意：每4位BCD碼表示1位十進(jìn)制數(shù)，BCD碼前面的“0”不可以省略。,2020年8月3日星期一,39-29,第八章

19、邏輯門電路及組合邏輯電路8.2 組合邏輯電路,2編碼器,分析編碼器的邏輯功能，可以用組合電路的分析方法。即先根據(jù)邏輯圖寫出輸出的邏輯表達(dá)式，再寫出真值表，進(jìn)而得出其邏輯功能。,用以完成編碼的數(shù)字電路，稱之為編碼器。,(1) 二進(jìn)制編碼器,二進(jìn)制編碼器：用n位二進(jìn)制代碼對(duì)N=2n個(gè)一般信號(hào)進(jìn)行編碼的邏輯裝置。,3位二進(jìn)制編碼器,2020年8月3日星期一,39-30,第八章 邏輯門電路及組合邏輯電路8.2 組合邏輯電路,鍵控8421BCD碼編碼器,1,1,0,0,用于判斷是否有鍵被按下,2020年8月3日星期一,39-31,第八章 邏輯門電路及組合邏輯電路8.2 組合邏輯電路,2020年8月3日星期一,39-32,第