EDA十進制計數器的設計

1、物理與電氣工程學院課程設計報告十進制計數器設計一、實驗任務熟悉Quartus的Verilog HDL文本設計流程全過程，學習計數器的設計、仿真和硬件測試。EDA的設計流程為原理圖/HDL文本編輯、邏輯綜合、FPGA/CPLD適配、FPGA/CPLD編程下載。EDA的設計所用的軟件是Quartus II 軟件，Quartus II 軟件可以用圖形輸入、VHDL文本輸入的方法輸入，之后進行時序仿真，EDA設計流程的最后一步是將程序下載到開發(fā)板上，進行硬件測試。2、 實驗原理根據頻率的定義和頻率測量的基本原理，測定信號的頻率必須有一個脈寬為1秒的對輸入信號脈沖計數允許的信號；1秒計數結束后，計數值鎖

2、入鎖存器的鎖存信號和為下一測頻計數周期作準備的計數器清0信號。這3個信號可以由一個測頻控制信號發(fā)生器產生，即圖6-24中的TESTCTL，它的設計要求是，TESTCTL的計數使能信號CNT_EN能產生一個1秒脈寬的周期信號，并對頻率計的每一計數器CNT10的ENA使能端進行同步控制。當CNT_EN高電平時，允許計數；低電平時停止計數，并保持其所計的脈沖數。在停止計數期間，首先需要一個鎖存信號LOAD的上跳沿將計數器在前1秒鐘的計數值鎖存進各鎖存器REG4B中，并由外部的7段譯碼器譯出，顯示計數值。設置鎖存器的好處是，顯示的數據穩(wěn)定，不會由于周期性的清零信號而不斷閃爍。鎖存信號之后，必須有一清零

3、信號RST_CNT對計數器進行清零，為下1秒鐘的計數操作作準備。 按規(guī)定編寫程序如下：module CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA); input CLK,EN,RST,LOAD; input 3:0 DATA; output 3:0 DOUT; output COUT; reg 3:0 Q1 ; reg COUT ; assign DOUT = Q1; always (posedge CLK or negedge RST) begin if (!RST) Q1 = 0; else if (EN) begin if (!LOAD) Q1 = DATA

4、; else if (Q19) Q1 = Q1+1; else Q1 = 4b0000; end end always (Q1) if (Q1=4h9) COUT = 1b1; else COUT = 1b0; endmodule編寫Verilog程序描述一個電路，實現(xiàn)以下功能：設計帶有異步復位、同步計數使能和可預置型的十進制計數器。具有5個輸入端口（CLK、RST、EN、LOAD、DATA）。CLK輸入時鐘信號；RST起異步復位作用，RST=0，復位；EN是時鐘使能,EN=1,允許加載或計數；LOAD是數據加載控制，LOAD=0，向內部寄存器加載數據；DATA是4位并行加載的數據。有兩個輸出

5、端口（DOUT和COUT）。DOUT的位寬為4，輸出計數值，從0到9；COUT是輸出進位標志，位寬為1，每當DOUT為9時輸出一個高電平脈沖。四、實驗方法 1、在非C盤中建立一個CNT10的文件夾，啟動Quartus II軟件，新建一個Verilog HDL File，如圖所示：2、編寫如圖的Verilog程序，存盤，文件名為CNT10.V。 存盤后會出現(xiàn)如圖所示的對話框，問是否建立一個新的工程，點擊“是”。 然后添加工程文件 選擇如圖所示的元件最后完成工程的建立，進行編譯。3、通過編譯后，建立波形文件 把上圖中的輸入、輸出端口放入仿真列表中，并對各輸入端進行仿真設置，CLK設置時鐘，EN、RST、LOAD設置高低電平，DATA設置數值，如圖所示最后保存，文件名為CNT10.vwf4、進行仿真，