計數(shù)器的verilog描述和設(shè)計.ppt_第1頁
計數(shù)器的verilog描述和設(shè)計.ppt_第2頁
計數(shù)器的verilog描述和設(shè)計.ppt_第3頁
計數(shù)器的verilog描述和設(shè)計.ppt_第4頁
計數(shù)器的verilog描述和設(shè)計.ppt_第5頁
已閱讀5頁，還剩7頁未讀， 繼續(xù)免費閱讀

下載本文檔

版權(quán)說明：本文檔由用戶提供并上傳，收益歸屬內(nèi)容提供方，若內(nèi)容存在侵權(quán)，請進(jìn)行舉報或認(rèn)領(lǐng)

文檔簡介

3.3 計數(shù)器的Verilog描述和設(shè)計,3.3.1 4位二進(jìn)制計數(shù)器設(shè)計任務(wù)導(dǎo)入,一個時鐘輸入，4位二進(jìn)制計數(shù)值輸出，每進(jìn)入一個脈沖，輸出數(shù)據(jù)增加1，隨著時鐘的不斷輸入，輸出從0000至1111循環(huán)輸出計數(shù)值。,計數(shù)器,CLK,Q0,Q1,Q3,Q2,4位加法計數(shù)器工作時序,3.3.2 4位二進(jìn)制計數(shù)器的Verilog表述和設(shè)計,4位加法計數(shù)器的兩大組成部分,完成加1操作的純組合電路加法器。 4位邊沿觸發(fā)寄存器,quartus ii軟件中功能演示,3.3.3 功能更全面的計數(shù)器設(shè)計,不等式操作符,A=4B1101 B=4B0110,功能全面的計數(shù)器的仿真波形圖,功能驗證： （1） RST的異步清零 （2） EN=1時，計數(shù)器使能 （3）EN=1時，LOAD=0時，同步裝載計數(shù)初值,功能更全面計數(shù)器的RTL圖,實際芯片舉例：CD40161,CMOS同步可編程4位計數(shù)器（CMOS Synchronous Programmable 4-Bit Counters）,CD40161真值表,作業(yè),P101 3-10,

溫馨提示

  • 1. 本站所有資源如無特殊說明，都需要本地電腦安裝OFFICE2007和PDF閱讀器。圖紙軟件為CAD,CAXA,PROE,UG,SolidWorks等.壓縮文件請下載最新的WinRAR軟件解壓。
  • 2. 本站的文檔不包含任何第三方提供的附件圖紙等，如果需要附件，請聯(lián)系上傳者。文件的所有權(quán)益歸上傳用戶所有。
  • 3. 本站RAR壓縮包中若帶圖紙，網(wǎng)頁內(nèi)容里面會有圖紙預(yù)覽，若沒有圖紙預(yù)覽就沒有圖紙。
  • 4. 未經(jīng)權(quán)益所有人同意不得將文件中的內(nèi)容挪作商業(yè)或盈利用途。
  • 5. 人人文庫網(wǎng)僅提供信息存儲空間，僅對用戶上傳內(nèi)容的表現(xiàn)方式做保護(hù)處理，對用戶上傳分享的文檔內(nèi)容本身不做任何修改或編輯，并不能對任何下載內(nèi)容負(fù)責(zé)。
  • 6. 下載文件中如有侵權(quán)或不適當(dāng)內(nèi)容，請與我們聯(lián)系，我們立即糾正。
  • 7. 本站不保證下載資源的準(zhǔn)確性、安全性和完整性, 同時也不承擔(dān)用戶因使用這些下載資源對自己和他人造成任何形式的傷害或損失。

評論

0/150

提交評論