電子技術課程設計——數字鐘.doc

電子技術課程設計 數字鐘 學院：華科學院 專業(yè)、班級：電氣062201H 姓名：范曉晶 學號：200622050104 指導教師：柴婷婷 2008年12月目 錄一、設計任務與要求2二、總體框圖2三、選擇器件5四、功能模塊16五、總體設計電路21六、設計體會24一、設計要求及任務數字鐘是一種用數字顯示秒、分、時的計時裝置，與傳統(tǒng)的機械鐘相比，它具有走時準確、顯示直觀、無機械傳動裝置等優(yōu)點，因而得到了廣泛的應用：小到人們日常生活中的電子手表，大到車站、碼頭、機場等公共場所的大型數顯電子鐘。多功能數字鐘由以下幾部分組成：555定時器組成的多諧振蕩器構成秒脈沖發(fā)生器；校正電路；六十進制的秒、分計數器和十二進制的時計數器；秒、分、時的數碼顯示部分；報時電路等。具體要求如下：鐘是一種用數字電路技術實現時、分、秒計時的裝置。通過數字鐘的 制作進一步了解中小規(guī)模集成電路。設計指示：1、 時間以12小時為一個周期；2、 顯示時、分、秒；3、 具有校時功能，可以分別對時、分進行單獨校時，使其校正到標準時間；4、 計時過程具有報時功能，當時間到達正點前10秒進行蜂鳴報時；5、 用555多振蕩器提供表針時間基準信號。設計要求：1、 畫出電路原理圖（或仿真電路圖）2、 元器件及參數選擇；3、 電路仿真；4、 接線及調試。二、總體框圖1.數字鐘組成電路的總體框圖如下圖所示：時顯示器分顯示器秒顯示器12進制計數器60進制計數器60進制計數器整點報時校時電路振 蕩 器圖一、總體框圖2.設計思路及模塊功能 根據設計任務和要求，對照數字鐘的總體框圖，可以分以下幾部分進行模塊化設計。1. 秒脈沖發(fā)生器秒脈沖發(fā)生器是數字鐘的核心部分，它的精度和穩(wěn)定度決定了數字鐘的質量，本實驗可采用555定時器組成的多諧振蕩器發(fā)出秒脈沖即1Hz脈沖。電路圖如下圖所示。圖二、秒脈沖發(fā)生器2. 計數譯碼顯示 秒、分、時分別為60、60和12進制計數器。秒、分均為六十進制，即顯示0059，它們的個位為十進制，十位為六進制。時為十二進制計數器，顯示為0011，個位仍為十進制，而十位為二進制，但當十進位計到1，而個位計到2時清零，就為十二進制了。 所有計數器的顯示均采用DCD-HEX譯碼顯示器。3. 校正電路在剛剛開機接通電源時，由于時、分為任意值，所以，需進行調整。置開關在手動位置，分別對時、分、秒進行單獨計數，計數脈沖由秒脈沖輸入。4. 整點報時電路當時計數器在每次計到整點時，需要報時，這可采用譯碼電路來解決，即當分為59時，且秒計數到50時，輸出一高電平，經過一三極管驅動喇叭鳴叫，完成整點報時，時間持續(xù)十秒。三、選擇器件實驗所用器件如下：表一 實驗所用器件序號器件功能器件數174LS160可預置BCD異步清零十進制加法計數器6片274LS04反相器4片374LS002輸入端四與非門1片474LS082輸入端四與門1片5555用于構成多諧振蕩器1片7三極管8099放大驅動1個8揚聲器1/4W,8鳴叫報時1個9電容（0.172 uF）用于構成多諧振蕩器1個10電容（0.01uF）1個11電阻（1.4K）2個12電阻（100）1個13電位器(4.7K)用于構成連續(xù)脈沖電路1個14電阻(200)1個15單刀雙擲開關用于校正電路4個16數字電子技術實驗箱搭接硬件調試結果1個17直流穩(wěn)壓電源各一個各器件的邏輯框圖、邏輯符號、邏輯功能表、內部原理圖及邏輯功能分別如下： 1.74LS04仔細觀察一下三極管組成的開關電路即可發(fā)現，當輸入為高電平時輸出等于低電平，而輸入為低電平時輸出等于高電平。因此輸出與輸入的電平之間是反向關系，它實際上就是一個非門。（亦稱反向器）。在一些實用的反向器電路中，為了保證在輸入低電平時三極管可靠地截止，常在三極管的基極連接一個電阻R和一個負電源VEE。由于接入了電阻R2和負電源VEE,即使輸入的低電平信號稍大于零，也能使三極管的基極為負電位，從而使三極管能可靠地截止，輸出為高電平。當輸入信號為高電平時，應保證三極管工作在深度飽和狀態(tài)，以使輸出電平接近于零。為此，電路參數的配合必須合適，保證提供給三極的基極電流大于深度飽和的基極電流。 所用芯片74LS04是一個有六個反相器的芯片，其邏輯框圖如下圖所示：圖三、芯片74LS04管腳圖邏輯功能表如下圖：表二 74LS04 邏輯功能表 邏輯函數式Y= A邏輯功能描述如下：當輸入端為低電平0時，輸出端為高電平1；當輸入端為低電平1時，輸出端為高電平0；即輸出端的電平與輸入端的電平總是相反的。2.74LS0074系列與非門的電線電纜與三極管組成的TTL反相器的典型電路的區(qū)別在于輸入端改成了奪發(fā)射極三極管。多發(fā)射極三極管的基區(qū)和集電區(qū)是共用的，而在P區(qū)的基區(qū)上制作了兩個（或多個）高摻雜的N型區(qū)，形成了兩個互相獨立的發(fā)射極。我們可以把多發(fā)射極三極管看作兩個發(fā)射極獨立而基極和集電極分別并聯(lián)在一起的三極管多發(fā)射極三極管可實現與運算。所用芯片74LS00，其邏輯框圖如下圖所示： 圖四、芯片74LS00邏輯框圖邏輯符號圖： 圖五、芯片74LS00邏輯符號邏輯功能表如下圖： 表三 74LS00 邏輯功能表邏輯函數式Y=AB 邏輯功能描述如下： 其中A、B為輸入端，Y為輸出端。當輸入端A=0，B=0時，輸出端Y為高電平，即Y=1； 當輸入端A=0，B=1時，輸出端Y為高電平，即Y=1； 當輸入端A=1，B=0時，輸出端Y為高電平，即Y=1； 當輸入端A=1，B=1時，輸出端Y為低電平，即Y=0； 即兩個輸入端A、B的輸入電平只要有一個是低電平0，輸出端Y就為高電平1；只有A、B兩個輸入端的電平同時為1時，輸出端Y才為低電平0。3.555圖六、555芯片內部結構圖六為國產雙極型定時器CB555內部電路結構原理圖。它是由比較器C1和C2，基本RS觸發(fā)器和集電極開路的放電三極管TD三部分組成。 其中VH是比較器C1的輸入端，v12是比較器C2的輸入端。C1和C2的參考電壓VR1和VR2由VCC經三個五千歐電阻分壓給出。在控制電壓輸入端VCO懸空時，VR1=2/3VCC,VR2=1/3VCC。如果VCO外接固定電壓，則VR1=VCO,VR2=1/2VCO. RD是置零輸入端。只要在RD端加上低電平，輸出端v0便立即被置成低電平，不受其他輸入端狀態(tài)的影響。正常工作時必須使RD處于高電平。圖中的數碼18為器件引腳的編號。555定時器是一種中規(guī)模集成電路，只要在外部配上適當阻容元件，就可以方便地構成脈沖產生和整形電路。555集成定時器由五個部分組成：1、 基本RS觸發(fā)器：由兩個“與非”門組成2、 比較器：C1、C2是兩個電壓比較器3、 分壓器：阻值均為5千歐的電阻串聯(lián)起來構成分壓器，為比較器C1和C2提供參考電壓。4、 晶體管開卷和輸出緩沖器：晶體管VT構成開關，其狀態(tài)受端控制。輸出緩沖器就是接在輸出端的反相器G3，其作用是提高定時器的帶負載能力和隔離負載對定時器的影響。其邏輯框圖如下： 圖七、邏輯框圖邏輯符號如下： 圖八、555邏輯符號邏輯功能表如下圖：表四 555邏輯功能表輸 入輸 出閾值輸入(vI1)觸發(fā)輸入(vI2)復位()輸出()放電管T00導通 11截止10導通1不變不變邏輯功能描述如下：555定時器的主要功能取決于比較器，比較器的輸出控制RS觸發(fā)器和放電管T的狀態(tài)。圖中RD為復位輸入端，當RD為低電平時，不管其他輸入端的狀態(tài)如何，輸出v0為低電平。因此在正常工作時，應將其接高電平。由圖可知，當5腳懸空時，比較器C1和C2比較電壓分別為2/3VCC和1/3VCC。當vI12/3VCC，vI21/3VCC時，比較器C1輸出低電平，比較器C2輸出高電平，基本RS觸發(fā)器被置0,放電三極管T導通，輸出端vO為低電平。 當vI12/3VCC，vI21/3VCC時，比較器C1輸出高電平，比較器C2輸出低電平，基本RS觸發(fā)器被置1,放電三極管T截止，輸出端vO為高電平。當vI11/3VCC時，基本RS觸發(fā)器R =1、S =1,觸發(fā)器狀態(tài)不變，電路亦保持原狀態(tài)不變。綜合上述分析，可得555定時器功能表如表10.11.1所示。如果在電壓控制端（5腳）施加一個外加電壓（其值在0-VCC之間），比較器的參考電壓將發(fā)生變化，電路相應的閾值、觸發(fā)電平也將隨之變化，進而影響電路的工作狀態(tài)。 4.74LS16074LS160為十進制同步加法計數器邏輯框圖如圖： 邏輯符號如圖： 圖十、74LS160邏輯符號圖九、74LS160邏輯框圖邏輯功能表如下：表五、74LS160邏輯功能CPEP ET工作狀態(tài)0 置零10 預置數110 1保持11 0保持（但C=0）111 1計數邏輯功能描述如下：由邏輯圖與功能表知，在CT74LS160中LD為預置數控制端，D0-D3為數據輸入端，C為進位輸出端，RD為異步置零端，Q0-Q3位數據輸出端，EP和ET為工作狀態(tài)控制端。當RC=0時所有觸發(fā)器將同時被置零，而且置零操作不受其他輸入端狀態(tài)的影響。當RC=1、LD=0時，電路工作在預置數狀態(tài)。這時門G16-G19的輸出始終是1，所以FF0-FF1輸入端J、K的狀態(tài)由D0-D3的狀態(tài)決定。當RC=LD=1而EP=0、ET=1時，由于這時門G16-G19的輸出均為0，亦即FF0-FF3均處在J=K=0的狀態(tài)，所以CP信號到達時它們保持原來的狀態(tài)不變。同時C的狀態(tài)也得到保持。如果ET=0、則EP不論為何狀態(tài)，計數器的狀態(tài)也保持不變，但這時進位輸出C等于0。當RC=LD=EP=ET=1時，電路工作在計數狀態(tài)。從電路的0000狀態(tài)開始連續(xù)輸入16個計數脈沖時，電路將從1111的狀態(tài)返回0000的狀態(tài)，C端從高電平跳變至低電平。利用C端輸出的高電平或下降沿作為進位輸出信號。其內部原理圖如下圖所示： 圖十一、74LS160內部原理圖5.74LS08最簡單的與門可以用二極管和電阻組成。74LS08是四組二輸入端的與門。 其邏輯框圖如下圖： 圖十二、74LS08邏輯框圖其邏輯符號如下圖： 圖十三、74LS08邏輯符號其邏輯功能表如下： 表六、74LS08邏輯功能1A1B1Y2A2B2Y3A3B3Y4A4B4Y000000000000010010010010100100100100111111111111 其邏輯功能描述如下： 當兩個輸入端A=0，B=0時，輸出端Y為低電平0，即Y=0； 當兩個輸入端A=0，B=1時，輸出端Y為低電平0，即Y=0； 當兩個輸入端A=1，B=0時，輸出端Y為低電平0，即Y=0； 當兩個輸入端A=1，B=1時，輸出端Y為低電平1，即Y=1； 即只要兩個輸入端A、B的輸入電平有一個是低電平0，輸出端Y即為低電平0；只有A、B的輸入電平全為1，輸出端Y才為高電平1。 6.LED LED是發(fā)光二極管Light Emitting Diode的英文縮寫。LED顯示屏是由發(fā)光二極管排列組成的一顯示器件。它采用低電壓掃描驅動，具有：耗電少、使用壽命長、成本低、亮度高、故障少、視角大、可視距離遠、規(guī)格品種全等特點。目前LED顯示屏作為新一代的信息傳播媒體，已經成為城市信息現代化建設的標志。管腳分別接輸出段的、圖形顯示如下圖所示：圖十四、LED顯示屏四、功能模塊 四、功能模塊 1.秒脈沖發(fā)生器本實驗采用555定時器組成多諧振蕩器來產生1Hz的秒脈沖。電路圖如下圖十五所示：圖十五.秒脈沖發(fā)生器電路圖利用Multism2001的仿真結果如下圖所示：圖十六、連續(xù)脈沖電路仿真結果2.計數譯碼顯示 這一部分均采用中規(guī)模集成電路74LS160實現秒、分、時的計數，其中秒、分為60進制，時為12進制。從下圖可發(fā)現秒、分兩組六十進制計數電路完全相同。當計數到59時，再來一個脈沖變成00，然后再重新開始計數。圖中用“同利用“異步清零”反饋到CR端，而實現個位十進制，十位六進制功能。時為十二進制，當開始計數時，個位按十進制計數，當計到11時，這時再來一個脈沖，應該回到“零”。所以，這里必須使個位既能完成十進制計數，又能在高低位滿足“11”這一數字后，計數器清0，圖中采用了十位的1和個位的2相“與非”后再清0。 所有計數器的顯示均采用DCD-HEX譯碼顯示器。計數譯碼顯示電路如下圖十七所示。圖十七、計數譯碼顯示電路3.校正電路 在剛剛開機接通電源時，由于時、分、為任意值，所以，需進行調整。置開關在手動位置，分別對時、分進行單獨計數，計數脈沖由秒脈沖產生。將開關打到手動校正的位置，即可對時、分進行校正。校正電路如下圖十八所示。 圖十八、校正電路圖數字鐘的校正部分主要是通過開關實現的。當需要進行校正時，將開關J1打開，J2打到+5V時為分校正,J3打到+5V，J4打到上面時為時校正。 4.整點報時電路當時計數器在每次計到整點時，需要報時，這可采用譯碼電路來解決，即當分為59時，則秒在計數到50時，輸出一高電平，經過一三極管驅動喇叭鳴叫，完成整點報時，圖中用燈泡代替三極管和喇叭。整點報時電路如下圖所示圖十九、整點報時電路圖圖中數字鐘顯示六點五十九分五十一秒，圖中燈泡發(fā)光。五、總體設計電路圖 總體電路原理圖如下圖九所示。 本次設計的總體電路整體工作原理大體描述如下： 1.首先，由555定時器組成一個多諧振蕩器得到1HZ的秒脈沖，秒脈沖發(fā)生器的輸出端接到每個計數器的時鐘輸入端。2.數字鐘的分、秒計數部分均為六十進制計數器（顯示0059），采用兩片74LS160來實現。個位為十進制，十位為六進制，當個位計數到9時，再來一個脈沖變成0，同時產生一個進位信號，給十位提供一個脈沖，使十位計數加1。而數字鐘的時計數部分為十二進制計數器（顯示0011），也是采用兩片74LS160實現。當開始計數時，個位按十進制計數，當計到11時，這時再來一個脈沖，回到“零”。所以，這里必須使個位既能完成十進制計數，又能在高低位滿足“11”這一數字后，十計數器清0，圖中采用了十位的1和個位的2相“與非”后再清0。當秒計數器計到59時，再來一個脈沖變成00，同時產生一個進位信號給分計數器的CP輸入端；當分計數器計到59時，再來一個脈沖變成00，同時產生一個進位信號給時計數器的CP輸入端；當時計數器計到11時，再來一個脈沖變成00。 3.數字鐘的校正部分主要是通過開關實現的。當需要進行校正時，將開關J1打開，J2打到+5V時為分校正,J3打到+5V,J4打到上面時為時校正。 4.當計數器在每次計到整點時，需要提前十秒報時，這可采用譯碼電路來解決，即當分為59時，且秒計數到50時，輸出一高電平，經過一三極管驅動喇叭鳴叫，完成整點報時。 利用Multism軟件對整個電路進行仿真，結果正確后，在數字實驗箱上驗證所設計的整體電路，結果正確。圖二十、總體電路圖六、設計體會1 實驗過程中遇到的問題及解決方法 時間計數電路的連接與測試 六進制、十進制都沒有什么大的問題，只是芯片引腳的老問題，只要重新插過芯片就可以解決了。但在六十進制時，按圖接線后發(fā)現，顯示器上的數字總是100進制的，而不是六十進制，檢測后發(fā)現無論是線路的連通還是芯片的接觸都沒有問題。最后，在重對連線時發(fā)現是線路接錯引腳造成的，改過之后，顯示就正常了。 校正電路 因上面程因引腳接錯而造成錯誤，所以校正電路是完全按照仿真圖所連的，在測試時，開始進行時校時時，沒有出現問題，但當進行到分校時時，發(fā)現計數電路的秒電路