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FPGA面試題相關(guān)搜索: FPGA, 面試1：什么是同步邏輯和異步邏輯？（漢王）同步邏輯是時(shí)鐘之間有固定的因果關(guān)系。異步邏輯是各時(shí)鐘之間沒有固定的因果關(guān)系。 答案應(yīng)該與上面問題一致補(bǔ)充：同步時(shí)序邏輯電路的特點(diǎn)：各觸發(fā)器的時(shí)鐘端全部連接在一起，并接在系統(tǒng)時(shí)鐘端，只有當(dāng)時(shí)鐘脈沖到來時(shí)，電路的狀態(tài)才能改變。改變后的狀態(tài)將一直保持到下一個(gè)時(shí)鐘脈沖的到來，此時(shí)無論外部輸入 x 有無變化，狀態(tài)表中的每個(gè)狀態(tài)都是穩(wěn)定的。 異步時(shí)序邏輯電路的特點(diǎn)：電路中除可以使用帶時(shí)鐘的觸發(fā)器外，還可以使用不帶時(shí)鐘的觸發(fā)器和延遲元件作為存儲(chǔ)元件，電路中沒有統(tǒng)一的時(shí)鐘，電路狀態(tài)的改變由外部輸入的變化直接引起。2：同步電路和異步電路的區(qū)別： 同步電路：存儲(chǔ)電路中所有觸發(fā)器的時(shí)鐘輸入端都接同一個(gè)時(shí)鐘脈沖源，因而所有觸發(fā)器的狀態(tài)的變化都與所加的時(shí)鐘脈沖信號(hào)同步。異步電路：電路沒有統(tǒng)一的時(shí)鐘，有些觸發(fā)器的時(shí)鐘輸入端與時(shí)鐘脈沖源相連，這有這些觸發(fā)器的狀態(tài)變化與時(shí)鐘脈沖同步，而其他的觸發(fā)器的狀態(tài)變化不與時(shí)鐘脈沖同步。3：時(shí)序設(shè)計(jì)的實(shí)質(zhì)： 電路設(shè)計(jì)的難點(diǎn)在時(shí)序設(shè)計(jì)，時(shí)序設(shè)計(jì)的實(shí)質(zhì)就是滿足每一個(gè)觸發(fā)器的建立/保持時(shí)間的而要求。4：建立時(shí)間與保持時(shí)間的概念？ 建立時(shí)間：觸發(fā)器在時(shí)鐘上升沿到來之前，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時(shí)間。 保持時(shí)間：觸發(fā)器在時(shí)鐘上升沿到來之后，其數(shù)據(jù)輸入端的數(shù)據(jù)必須保持不變的時(shí)間。不考慮時(shí)鐘的skew，D2的建立時(shí)間不能大于（時(shí)鐘周期T - D1數(shù)據(jù)最遲到達(dá)時(shí)間T1max+T2max）；保持時(shí)間不能大于（D1數(shù)據(jù)最快到達(dá)時(shí)間T1min+T2min）；否則D2的數(shù)據(jù)將進(jìn)入亞穩(wěn)態(tài)并向后級(jí)電路傳播5：為什么觸發(fā)器要滿足建立時(shí)間和保持時(shí)間？因 為觸發(fā)器內(nèi)部數(shù)據(jù)的形成是需要一定的時(shí)間的，如果不滿足建立和保持時(shí)間，觸發(fā)器將進(jìn)入亞穩(wěn)態(tài)，進(jìn)入亞穩(wěn)態(tài)后觸發(fā)器的輸出將不穩(wěn)定，在0和1之間變化，這時(shí) 需要經(jīng)過一個(gè)恢復(fù)時(shí)間，其輸出才能穩(wěn)定，但穩(wěn)定后的值并不一定是你的輸入值。這就是為什么要用兩級(jí)觸發(fā)器來同步異步輸入信號(hào)。這樣做可以防止由于異步輸入 信號(hào)對(duì)于本級(jí)時(shí)鐘可能不滿足建立保持時(shí)間而使本級(jí)觸發(fā)器產(chǎn)生的亞穩(wěn)態(tài)傳播到后面邏輯中，導(dǎo)致亞穩(wěn)態(tài)的傳播。（比較容易理解的方式）換個(gè)方式理解：需要建立時(shí)間是因?yàn)橛|發(fā)器的D段像一個(gè)鎖存器在接受數(shù)據(jù)，為了穩(wěn)定的設(shè)置前級(jí)門的狀態(tài)需要一段穩(wěn)定時(shí)間；需要保持時(shí)間是因?yàn)樵跁r(shí)鐘沿到來之后，觸發(fā)器要通過反饋來所存狀態(tài)，從后級(jí)門傳到前級(jí)門需要時(shí)間。6：什么是亞穩(wěn)態(tài)？為什么兩級(jí)觸發(fā)器可以防止亞穩(wěn)態(tài)傳播？ 這也是一個(gè)異步電路同步化的問題，具體的可以參考EDACN技術(shù)月刊20050401。亞 穩(wěn)態(tài)是指觸發(fā)器無法在某個(gè)規(guī)定的時(shí)間段內(nèi)到達(dá)一個(gè)可以確認(rèn)的狀態(tài)。使用兩級(jí)觸發(fā)器來使異步電路同步化的電路其實(shí)叫做“一步同位器”，他只能用來對(duì)一位異步 信號(hào)進(jìn)行同步。兩級(jí)觸發(fā)器可防止亞穩(wěn)態(tài)傳播的原理：假設(shè)第一級(jí)觸發(fā)器的輸入不滿足其建立保持時(shí)間，它在第一個(gè)脈沖沿到來后輸出的數(shù)據(jù)就為亞穩(wěn)態(tài)，那么在下 一個(gè)脈沖沿到來之前，其輸出的亞穩(wěn)態(tài)數(shù)據(jù)在一段恢復(fù)時(shí)間后必須穩(wěn)定下來，而且穩(wěn)定的數(shù)據(jù)必須滿足第二級(jí)觸發(fā)器的建立時(shí)間，如果都滿足了，在下一個(gè)脈沖沿到 來時(shí)，第二級(jí)觸發(fā)器將不會(huì)出現(xiàn)亞穩(wěn)態(tài)，因?yàn)槠漭斎攵说臄?shù)據(jù)滿足其建立保持時(shí)間。同步器有效的條件：第一級(jí)觸發(fā)器進(jìn)入亞穩(wěn)態(tài)后的恢復(fù)時(shí)間 + 第二級(jí)觸發(fā)器的建立時(shí)間 carryout = 0; next_state carryout = 1; next_state carryout = 1; next_state carryout = 0; next_state carryout = 1; next_state carryout = 0; next_state carryout = 0; next_state carryout = 1; next_state carryout = X; next_state = X; end case;end process;25：設(shè)計(jì)一個(gè)自動(dòng)飲料售賣機(jī)，飲料10分錢，硬幣有5分和10分兩種，并考慮找零，1.畫出fsm（有限狀態(tài)機(jī)）2.用verilog編程，語法要符合fpga設(shè)計(jì)的要求3.設(shè)計(jì)工程中可使用的工具及設(shè)計(jì)大致過程？library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity drink_auto_sale is port(clk: in std_logic; reset:in std_logic; sw101:in std_logic; sw102:in std_logic; buy : out std_logic; back: out std_logic);end drink_auto_sale;architecture Behavioral of drink_auto_sale istype state_type is(st0,st1);signal cs ,ns : state_type;beginprocess(clk,reset)begin if(reset = 1) then cs = st0; elsif(clkevent and clk = 1) then cs if( sw101 = 1) then ns = st1; buy= 0; back= 0; elsif(sw102 = 1) then ns = st0; buy= 1; back = 0; else ns = st0 ; buy = 0; back if(sw101 = 1) then ns = st0; buy = 1; back = 0; elsif(sw102 = 1) then ns = st0; buy = 1; back ns = st0; buy= 0; back =0.7VDD,Vil=0.9VDD,Vol=2.0v,Vil=2.4v,Vol=0.4v.用cmos可直接驅(qū)動(dòng)ttl;加上拉電阻后,ttl可驅(qū)動(dòng)cmos.1、當(dāng)TTL電路驅(qū)動(dòng)COMS電路時(shí)，如果TTL電路輸出的高電平低于COMS電路的最低高電平（一般為3.5V），這時(shí)就需要在TTL的輸出端接上拉電阻，以提高輸出高電平的值。2、OC門電路必須加上拉電阻，以提高輸出的搞電平值。3、為加大輸出引腳的驅(qū)動(dòng)能力，有的單片機(jī)管腳上也常使用上拉電阻。4、在COMS芯片上，為了防止靜電造成損壞，不用的管腳不能懸空，一般接上拉電阻產(chǎn)生降低輸入阻抗，提供泄荷通路。5、芯片的管腳加上拉電阻來提高輸出電平，從而提高芯片輸入信號(hào)的噪聲容限增強(qiáng)抗干擾能力。6、提高總線的抗電磁干擾能力。管腳懸空就比較容易接受外界的電磁干擾。7、長(zhǎng)線傳輸中電阻不匹配容易引起反射波干擾，加上下拉電阻是電阻匹配，有效的抑制反射波干擾。上拉電阻阻值的選擇原則包括:1、從節(jié)約功耗及芯片的灌電流能力考慮應(yīng)當(dāng)足夠大；電阻大，電流小。2、從確保足夠的驅(qū)動(dòng)電流考慮應(yīng)當(dāng)足夠??；電阻小，電流大。3、對(duì)于高速電路，過大的上拉電阻可能邊沿變平緩。綜合考慮以上三點(diǎn),通常在1k到10k之間選取。對(duì)下拉電阻也有類似道理。OC門電路必須加上拉電阻，以提高輸出的搞電平值。OC門電路要輸出“1”時(shí)才需要加上拉電阻不加根本就沒有高電平在有時(shí)我們用OC門作驅(qū)動(dòng)（例如控制一個(gè) LED）灌電流工作時(shí)就可以不加上拉電阻OC門可以實(shí)現(xiàn)“線與”運(yùn)算OC門就是 集電極 開路 輸出總之加上拉電阻能夠提高驅(qū)動(dòng)能力。29：IC設(shè)計(jì)中同步復(fù)位與異步復(fù)位的區(qū)別？同步復(fù)位在時(shí)鐘沿采復(fù)位信號(hào)，完成復(fù)位動(dòng)作。異步復(fù)位不管時(shí)鐘，只要復(fù)位信號(hào)滿足條件，就完成復(fù)位動(dòng)作。異步復(fù)位對(duì)復(fù)位信號(hào)要求比較高，不能有毛刺，如果其與時(shí)鐘關(guān)系不確定，也可能出現(xiàn)亞穩(wěn)態(tài)。30：MOORE 與 MEELEY狀態(tài)機(jī)的特征？ Moore 狀態(tài)機(jī)的輸出僅與當(dāng)前狀態(tài)值有關(guān), 且只在時(shí)鐘邊沿到來時(shí)才會(huì)有狀態(tài)變化。 Mealy 狀態(tài)機(jī)的輸出不僅與當(dāng)前狀態(tài)值有關(guān), 而且與當(dāng)前輸入值有關(guān)。31：多時(shí)域設(shè)計(jì)中,如何處理信號(hào)跨時(shí)域？ 不同的時(shí)鐘域之間信號(hào)通信時(shí)需要進(jìn)行同步處理，這樣可以防止新時(shí)鐘域中第一級(jí)觸發(fā)器的亞穩(wěn)態(tài)信號(hào)對(duì)下級(jí)邏輯造成影響。信號(hào)跨時(shí)鐘域同步：當(dāng)單個(gè)信號(hào)跨時(shí)鐘 域時(shí)，可以采用兩級(jí)觸發(fā)器來同步；數(shù)據(jù)或地址總線跨時(shí)鐘域時(shí)可以采用異步fifo來實(shí)現(xiàn)時(shí)鐘同步；第三種方法就是采用握手信號(hào)。32：說說靜態(tài)、動(dòng)態(tài)時(shí)序模擬的優(yōu)缺點(diǎn)？靜態(tài)時(shí)序分析是采用窮盡分析方法來提取出整個(gè)電路存在的所有時(shí)序路徑，計(jì)算信號(hào)在這些路徑上的傳播延時(shí)，檢查信號(hào)的 建立和保持時(shí)間是否滿足時(shí)序要求，通過對(duì)最大路徑延時(shí)和最小路徑延時(shí)的分析，找出違背時(shí)序約束的錯(cuò)誤。它不需要輸入向量就能窮盡所有的路徑，且運(yùn)行速度很 快、占用內(nèi)存較少，不僅可以對(duì)芯片設(shè)計(jì)進(jìn)行全面的時(shí)序功能檢查，而且還可利用時(shí)序分析的結(jié)果來優(yōu)化設(shè)計(jì)，因此靜態(tài)時(shí)序分析已經(jīng)越來越多地被用到數(shù)字集成電 路設(shè)計(jì)的驗(yàn)證中。動(dòng)態(tài)時(shí)序模擬就是通常的仿真，因?yàn)椴豢赡墚a(chǎn)生完備的測(cè)試向量，覆蓋門級(jí)網(wǎng)表中的每一條路徑。因此在動(dòng)態(tài)時(shí)序分析中，無法暴露一些路徑上可能存在的時(shí)序問題；33：一個(gè)四級(jí)的Mux,其中第二級(jí)信號(hào)為關(guān)鍵信號(hào) 如何改善timing.？ 關(guān)鍵：將第二級(jí)信號(hào)放到最后輸出一級(jí)輸出，同時(shí)注意修改片選信號(hào)，保證其優(yōu)先級(jí)未被修改。（為什么？）34：給出一個(gè)門級(jí)的圖,又給了各個(gè)門的傳輸延時(shí),問關(guān)鍵路徑是什么,還問給出輸入, 使得輸出依賴于關(guān)鍵路徑？35：為什么一個(gè)標(biāo)準(zhǔn)的倒相器中P管的寬長(zhǎng)比要比N管的寬長(zhǎng)比大? 和載流子有關(guān)，P管是空穴導(dǎo)電，N管是電子導(dǎo)電，電子的遷移率大于空穴，同樣的電場(chǎng)下，N管的電流大于P管，因此要增大P管的寬長(zhǎng)比，使之對(duì)稱，這樣才能使得兩者上升時(shí)間下降時(shí)間相等、高低電平的噪聲容限一樣、充電放電的時(shí)間相等。36：用mos管搭出一個(gè)二輸入與非門？ 49頁37：畫出NOT,NAND,NOR的符號(hào),真值表,還有transistor level的電路？省略38：畫出CMOS的圖,畫出tow-to-one mux gate.(威盛VIA 2003.11.06 上海筆試試題) ？39：用一個(gè)二選一mux和一個(gè)inv實(shí)現(xiàn)異或？其中:B連接的是地址輸入端A和A非連接的是數(shù)據(jù)選擇端,F對(duì)應(yīng)的的是輸出端,使能端固定接地置零(沒有畫出來).40：畫出CMOS電路的晶體管級(jí)電路圖,實(shí)現(xiàn)Y=A*B+C(D+E).(仕蘭微電子)？41：用與非門等設(shè)計(jì)全加法器？（華為） 數(shù)字電子技術(shù)基礎(chǔ)57頁。 ； .42：A,B,C,D,E進(jìn)行投票,多數(shù)服從少數(shù),輸出是F(也就是如果A,B,C,D,E中1的個(gè)數(shù)比0 多,那么F輸出為1,否則F為0),用與非門實(shí)現(xiàn),輸入數(shù)目沒有限制？ F= ABC + ABD + ABE +ACD + ACE+ ADE + BCD + BCE + CDE + BDE43：畫出一種CMOS的D鎖存器的電路圖和版圖？44：LATCH和DFF的概念和區(qū)別？45：latch與register的區(qū)別,為什么現(xiàn)在多用register.行為級(jí)描述中l(wèi)atch如何產(chǎn)生的？ latch是電平觸發(fā)，register是邊沿觸發(fā)，register在同一時(shí)鐘邊沿觸發(fā)下動(dòng)作，符合同步電路的設(shè)計(jì)思想，而latch則屬于異步電路設(shè)計(jì)，往往會(huì)導(dǎo)致時(shí)序分析困難，不適當(dāng)?shù)膽?yīng)用latch則會(huì)大量浪費(fèi)芯片資源。46：用D觸發(fā)器做個(gè)二分頻的電路？畫出邏輯電路？library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity two_de_fre is port(clk: in std_logic; reset:in std_logic; clk_out: out std_logic) ;end two_de_fre;architecture Behavioral of two_de_fre issignal sig_clk: std_logic;beginprocess(clk)begin if(reset = 1) then sig_clk = 0; elsif(clkevent and clk = 1) then sig_clk = not sig_clk; end if;end process;clk_out = sig_clk; end Behavioral;顯示工程設(shè)計(jì)中一般不采用這樣的方式來設(shè)計(jì)，二分頻一般通過DCM來實(shí)現(xiàn)。通過DCM得到的分頻信號(hào)沒有相位差。47：什么是狀態(tài)圖？ 狀態(tài)圖是以幾何圖形的方式來描述時(shí)序邏輯電路的狀態(tài)轉(zhuǎn)移規(guī)律以及輸出與輸入的關(guān)系。48：用你熟悉的設(shè)計(jì)方式設(shè)計(jì)一個(gè)可預(yù)置初值的7進(jìn)制循環(huán)計(jì)數(shù)器,15進(jìn)制的呢？library IEEE;use IEEE.STD_LOGIC_1164.ALL;use IEEE.STD_LOGIC_ARITH.ALL;use IEEE.STD_LOGIC_UNSIGNED.ALL;entity seven_counter is port(reset:in std_logic; clk: in std_logic; counter_out std_logic_vector(2 downto 0);end seven_counter;architecture Behavioral of seven_counter issignal sig_counter : std_logic_vector(2 downto 0);beginprocess(reset,clk)begin if(reset = 1) then sig_count = 101 ; -初值為5 elsif(clkevent and clk = 1) then sig_count = sig_count + 1; end if;end process;counter_out = sig_counter; end Behavioral;15進(jìn)制計(jì)數(shù)器設(shè)計(jì)只需將counter_out和sig_counter改為4位就行;49：你所知道的可編程邏輯器件有哪些？ PAL,PLD,CPLD,FPGA50：用VERILOG或VHDL寫一段代碼,實(shí)現(xiàn)消除一個(gè)glitch？將傳輸過來的信號(hào)經(jīng)過兩級(jí)觸發(fā)器就可以消除毛刺。（這是我自己采用的方式：這種方式消除毛刺是需要滿足一定條件的，并不能保證一定可以消除）51：sram,falsh memory,及dram的區(qū)別?sram：靜態(tài)隨機(jī)存儲(chǔ)器，存取速度快，但容量小，掉電后數(shù)據(jù)會(huì)丟失，不像DRAM 需要不停的REFRESH，制造成本較高，通常用來作為快取(CACHE) 記憶體使用flash：閃存，存取速度慢，容量大，掉電后數(shù)據(jù)不會(huì)丟失dram：動(dòng)態(tài)隨機(jī)存儲(chǔ)器，必須不斷的重新的加強(qiáng)(REFRESHED) 電位差量，否則電位差將降低至無法有足夠的能量表現(xiàn)每一個(gè)記憶單位處于何種狀態(tài)。價(jià)格比sram便宜，但訪問速度較慢，耗電量較大，常用作計(jì)算機(jī)的內(nèi)存使用。52：有四種復(fù)用方式，頻分多路復(fù)用，寫出另外三種？ 四種復(fù)用方式：頻分多路復(fù)用（FDMA），時(shí)分多路復(fù)用（TDMA），碼分多路復(fù)用（CDMA），波分多路復(fù)用（WDM）53：ASIC設(shè)計(jì)流程中什么時(shí)候修正Setup time violation 和Hold time violation?如何修正？見前面的建立時(shí)間和保持時(shí)間54：給出一個(gè)組合邏輯電路，要求分析邏輯功能。 所謂組合邏輯電路的分析，就是找出給定邏輯電路輸出和輸入之間的關(guān)系，并指出電路的邏輯功能。 分析過程一般按下列步驟進(jìn)行：1：根據(jù)給定的邏輯電路，從輸入端開始，逐級(jí)推導(dǎo)出輸出端的邏輯函數(shù)表達(dá)式。2：根據(jù)輸出函數(shù)表達(dá)式列出真值表；3：用文字概括處電路的邏輯功能；55：如何防止亞穩(wěn)態(tài)？1 降低系統(tǒng)時(shí)鐘頻率2 用反應(yīng)更快的FF3 引入同步機(jī)制，防止亞穩(wěn)態(tài)傳播（可以采用前面說的加兩級(jí)觸發(fā)器）。4 改善時(shí)鐘質(zhì)量，用邊沿變化快速的時(shí)鐘信號(hào)56：基爾霍夫定理的內(nèi)容基爾霍夫定律包括電流定律和電壓定律：電流定律：在集總電路中，任何時(shí)刻，對(duì)任一節(jié)點(diǎn)，所有流出節(jié)點(diǎn)的支路電流的代數(shù)和恒等于零。電壓定律：在集總電路中，任何時(shí)刻，沿任一回路，所有支路電壓的代數(shù)和恒等于零。57：描述反饋電路的概念，列舉他們的應(yīng)用。反饋，就是在電路系統(tǒng)中，把輸出回路中的電量輸入到輸入回路中去。反饋的類型有：電壓串聯(lián)負(fù)反饋、電流串聯(lián)負(fù)反饋、電壓并聯(lián)負(fù)反饋、電流并聯(lián)負(fù)反饋。負(fù)反饋的優(yōu)點(diǎn)：降低放大器的增益靈敏度，改變輸入電阻和輸出電阻，改善放大器的線性和非線性失真，有效地?cái)U(kuò)展放大器的通頻帶，自動(dòng)調(diào)節(jié)作用。電壓負(fù)反饋的特點(diǎn)：電路的輸出電壓趨向于維持恒定。電流負(fù)反饋的特點(diǎn)：電路的輸出電流趨向于維持恒定。58：有源濾波器和無源濾波器的區(qū)別無源濾波器：這種電路主要有無源元件R、L和C組成有源濾波器：集成運(yùn)放和R、C組成，具有不用電感、體積小、重量輕等優(yōu)點(diǎn)。集成運(yùn)放的開環(huán)電壓增益和輸入阻抗均很高，輸出電阻小，構(gòu)成有源濾波電路后還具有一定的電壓放大和緩沖作用。但集成運(yùn)放帶寬有限，所以目前的有源濾波電路的工作頻率難以做得很高。59：什么叫做OTP片、掩膜片，兩者的區(qū)別何在？OTP means one time program，一次性編程MTP means multi time program，多次性編程OTP（One Time Program）是MCU的一種存儲(chǔ)器類型MCU按其存儲(chǔ)器類型可分為MASK(掩模)ROM、OTP(一次性可編程)ROM、FLASHROM等類型。MASKROM的MCU價(jià)格便宜，但程序在出廠時(shí)已經(jīng)固化，適合程序固定不變的應(yīng)用場(chǎng)合；FALSHROM的MCU程序可以反復(fù)擦寫，靈活性很強(qiáng)，但價(jià)格較高，適合對(duì)價(jià)格不敏感的應(yīng)用場(chǎng)合或做開發(fā)用途；OTP ROM的MCU價(jià)格介于前兩者之間，同時(shí)又擁有一次性可編程能力，適合既要求一定靈活性，又要求低成本的應(yīng)用場(chǎng)合，尤其是功能不斷翻新、需要迅速量產(chǎn)的電子產(chǎn)品。60、單片機(jī)上電后沒有運(yùn)轉(zhuǎn)，首先要檢查什么？首先應(yīng)該確認(rèn)電源電壓是否正常。用電壓表測(cè)量接地引腳跟電源引腳之間的電壓，看是否是電源電壓，例如常用的5V。接下來就是檢查復(fù)位引腳電壓是否正常。分別測(cè)量按下復(fù)位按鈕和放開復(fù)位按鈕的電壓值，看是否正確。然后再檢查晶振是否起振了，一般用示波器來看晶振引腳的波形，注意應(yīng)該使用示波器探頭的“X10”檔。另一個(gè)辦法是 測(cè)量復(fù)位狀態(tài)下的IO口電平，按住復(fù)位鍵不放，然后測(cè)量IO口（沒接外部上拉的P0口除外）的電壓，看是否是高電平，如果不是高電平，則多半是因?yàn)榫д駴] 有起振。另外還要注意的地方是，如果使用片內(nèi)ROM的話（大部分情況下如此，現(xiàn)在已經(jīng)很少有用外部擴(kuò)ROM的了），一定要將 EA引腳拉高，否則會(huì)出現(xiàn)程序亂跑的情況。有時(shí)用仿真器可以，而燒入片子不行，往往是因?yàn)镋A引腳沒拉高的緣故（當(dāng)然，晶振沒起振也是原因只一）。經(jīng)過上 面幾點(diǎn)的檢查，一般即可排除故障了。如果系統(tǒng)不穩(wěn)定的話，有時(shí)是因?yàn)殡娫礊V波不好導(dǎo)致的。在單片機(jī)的電源引腳跟地引腳之間接上一個(gè)0.1uF的電容會(huì)有所 改善。如果電源沒有濾波電容的話，則需要再接一個(gè)更大濾波電容，例如220uF的。遇到系統(tǒng)不穩(wěn)定時(shí)，就可以并上電容試試（越靠近芯片越好）。61：給了reg的setup,hold時(shí)間，求中間組合邏輯的delay范圍 Delay T+T2max,T3holdT1min+T2min63：用傳輸門和倒向器搭一個(gè)邊沿觸發(fā)器。（揚(yáng)智電子筆試）64：用邏輯們畫出D觸發(fā)器。（威盛VIA 2003.11.06 上海筆試試題）65：16分頻電