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電子系統(tǒng)設(shè)計基礎(chǔ)ALTERA FPGA設(shè)計之帶復(fù)位的D觸發(fā)器_基本實驗Quartus II 13.0 SP1 + Modelsim SE-64 10.2c + Cyclone【】為必須填寫。姓名學(xué)號】實驗?zāi)康模?、 熟悉VHDL觸發(fā)器的設(shè)計;2、 了解FPGA基本結(jié)構(gòu)中的觸發(fā)器。3、 熟悉VHDL test bench(測試平臺/測試激勵)的設(shè)計;4、 熟練掌握Altera FPGA的開發(fā)環(huán)境、設(shè)計步驟和流程。實驗形式:邊做實驗邊寫實驗報告,實驗完成后即提交實驗報告?!久枋鰧嶒炛械脑O(shè)計】用 IF 語句設(shè)計 D 觸發(fā)器, 實現(xiàn)帶復(fù)位功能的 D觸發(fā)器?!緦嶒炛性O(shè)計實現(xiàn)的HDL代碼】library ieee;use ieee.std_logic_1164.all;entity exp1 is port(R:in std_logic; clk:in std_logic; D:in std_logic; Q:out std_logic; Q0:out std_logic); end exp1; architecture arch_exp1 of exp1 is signal a:std_logic; begin process(clk,R) begin if(clkevent and clk=1)then if(R=0)then a=0; else a=D; end if; end if;end process;Q=a; Q0R,clk=clk,D=D,Q=Q,Q0=Q0); processbeginR =0;D =0;wait for 10 ns;R =0;D =1;wait for 10 ns;R =1;D =0;wait for 10 ns;R =1;D =1;wait for 10 ns;R =1;D =0;wait;end process;clk_stimulus:processbeginclk =0;wait for 4 ns;clk =1;wait for 4 ns;end process clk_stimulus;end arch_Etb;【實驗中設(shè)計的功能仿真結(jié)果及分析】功能仿真結(jié)果分析: 從上圖中的仿真結(jié)果可以看出, 0 ns20ns 輸入 R為低電平0,4 ns時,clk遇到上升沿,電路復(fù)位; 20ns以后輸入R為高電平1;30ns40ns, 輸入D 為高電平1, 36ns時,clk為上升沿,輸出Q置為D即高電平1,輸出Q0置為D的非即低電平0。 功能仿真結(jié)果正好驗證了我們設(shè)計的帶復(fù)位功能的D觸發(fā)器是正確的?!緦嶒炛性O(shè)計的時序仿真結(jié)果及分析】(注意建立時間和保持時間)時序仿真結(jié)果分析:從上圖中的仿真結(jié)果可以看出, 0 ns20ns 輸入 R為低電平0,4 ns時,clk遇到上升沿,電路復(fù)位延遲到7.6ns才發(fā)生; 20ns以后輸入R為高電平1;30ns40ns, 輸入D 為高電平1, 36ns時,clk為上升沿,輸出Q置為D即高電平1,輸出Q0置為D的非即低電平0,二者都延時到48ns才發(fā)生。時序仿真結(jié)果同樣驗證了我們設(shè)計的帶復(fù)位功能的D觸發(fā)器是正確的?!緦嶒炛性O(shè)計的RTL級電路結(jié)構(gòu)及分析】只含有一個觸發(fā)器,R作為復(fù)位信號,clk 上升沿觸發(fā)?!緦嶒炛性O(shè)計的硬件驗證結(jié)果及分析】R和D設(shè)置為K1,K2,Q和Q0設(shè)置為L1,L2,時鐘信號由單步時鐘輸入B18:Step控制。經(jīng)驗證硬件電路滿足上述表格關(guān)系,實驗成功?!玖谐鰧嶒炛杏龅降膯栴}及解決情況】1、 開始時編程得到的RTL電路中含有兩個觸發(fā)器,是因為代碼為“Q=D,Q0=not D“,老師要求不能用inout端口,故改用signal,將信號量賦值給D,“Q=a,Q0=not a”,問題解決。2、 功能仿真中Q和Q0的輸出總是慢半個周期,幾乎可以看做是下降沿觸發(fā),經(jīng)老師提醒,發(fā)現(xiàn)自己在信號量復(fù)制給輸出量是代碼位置有誤,應(yīng)放在end process之后,僅僅放在end if之后仍會影響輸出?!緦嶒灴偨Y(jié)】這次實驗我做了兩個晚上,第一次做時,因為沒有找出功能仿真錯誤所在,所以決定第二天再來試一次,最后在老師的幫助下完成了實驗。這次實驗讓

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