《eda技術(shù)與項(xiàng)目訓(xùn)練》試卷05VIP

常州信息職業(yè)技術(shù)學(xué)院 學(xué)年第學(xué)期 電子與電氣工程學(xué)院級(jí) EDA 技術(shù)與項(xiàng)目訓(xùn)練 課程期末試卷 05 卷 請(qǐng)將答案寫(xiě)在答題紙上 在試卷上答題無(wú)效 班級(jí)姓名學(xué)號(hào)成績(jī) 一 選擇題 每小題 2 分 共 40 分 1 下列選項(xiàng)中 哪些項(xiàng)在 VHDL 程序設(shè)計(jì)文件中屬于可選部分 A 庫(kù)和實(shí)體B 實(shí)體和結(jié)構(gòu)體C 結(jié)構(gòu)體和配置D 庫(kù) 程序包和配置 2 關(guān)于 VHDL 中實(shí)體說(shuō)明的格式 以下敘述不正確的是 A 實(shí)體說(shuō)明以 ENTITY 實(shí)體名 IS 開(kāi)頭 以 END 實(shí)體名 結(jié)束 B 實(shí)體說(shuō)明中包含類(lèi)屬表和端口說(shuō)明兩部分 C 端口說(shuō)明中只需要規(guī)定端口的模式即可 D 實(shí)體名一定要與設(shè)計(jì)文件同名 3 不符合 1987 標(biāo)準(zhǔn) VHDL 的標(biāo)識(shí)符是 A a 1 inB a in 2C 2 aD asd 1 4 下列哪個(gè)數(shù)據(jù)類(lèi)型不必事先聲明而可以直接引用 A STD LOGIC C BIT B STD LOGIC VECTOR D 前面三個(gè)答案都是錯(cuò)誤的 5 STD LOGIG 1164 中定義的高阻是字符 A XB x C zD Z 6 關(guān)于關(guān)系運(yùn)算符的說(shuō)法正確的是 A 如果 a 和 b 都是字符型數(shù)據(jù) 則不能用 關(guān)系運(yùn)算符 B 關(guān)系運(yùn)算只用于整數(shù)類(lèi)型的數(shù)據(jù) C 關(guān)系運(yùn)算的數(shù)據(jù)類(lèi)型必須相同 D 關(guān)系運(yùn)算的數(shù)據(jù)類(lèi)型可以不相同 7 布爾表達(dá)式 Y AB C 的正確 VHDL 表達(dá)式是 A Y A AND B OR C C Y AC C B Y A AND B OR C D Y A AND B C 8 下面哪個(gè)不是順序語(yǔ)句 A blockB ifC caseD wait 9 在 VHDL 中 IF 語(yǔ)句中至少應(yīng)有 1 個(gè)條件句 條件句必須由哪個(gè)表達(dá)式構(gòu)成 A BITB STD LOGICC BOOLEAND INTEGER 10 在 VHDL 中 條件信號(hào)賦值語(yǔ)句 WHEN ELSE 屬于語(yǔ)句 A 并行和順序B 順序C 并行D 不存在的 11 下面有關(guān)塊語(yǔ)句的說(shuō)法不正確的是 A 塊語(yǔ)句本身是并行語(yǔ)句 并且塊內(nèi)部所包含的語(yǔ)句也是并行語(yǔ)句 B 塊語(yǔ)句的使用不影響邏輯功能 C 塊嵌套時(shí) 子塊聲明與父塊聲明的對(duì)象同名時(shí) 父塊聲明將忽略掉子塊聲明 D 塊語(yǔ)句將一系列并行描述語(yǔ)句進(jìn)行組合 目的是改善并行語(yǔ)句及其結(jié)構(gòu)的可讀性 12 下面有 WHEN ELSE 語(yǔ)句的說(shuō)法不正確的是 第 1 頁(yè) 共 9 頁(yè) A 賦值目標(biāo)必須是信號(hào) B 不能有重疊的條件分支 C 選擇信號(hào)賦值語(yǔ)句與進(jìn)程中的 IF 語(yǔ)句等價(jià) D 需要把表達(dá)式的所有可能取值都列舉出來(lái) 否則最后條件必須為 OTHERS 13 下列哪一項(xiàng)不屬于 VHDL 中的數(shù)據(jù)對(duì)象 A ConstantB VariableC SignalD Package 14 以下關(guān)于 VHDL 中常量的聲明正確的是 A Constant Width Integer 8 B Constant Width Integer 8 C Variable Width Integer 8 D Variable Width Integer 8 15 VHDL 文本編輯中編譯時(shí)出現(xiàn)如下的報(bào)錯(cuò)信息 Error instead VHDL syntax error signal declaration must have but found begin 其錯(cuò)誤原因是 A 信號(hào)聲明缺少分號(hào) B 錯(cuò)將設(shè)計(jì)文件存入了根目錄 并將其設(shè)定成工程 C 設(shè)計(jì)文件的文件名與實(shí)體名不一致 D 程序中缺少關(guān)鍵詞 16 可編程邏輯器件的英文簡(jiǎn)稱(chēng)是 A FPGAB PLA C PALD PLD 17 在 EDA 工具中 能將硬件描述語(yǔ)言轉(zhuǎn)換為硬件電路的重要工具軟件稱(chēng)為 A 仿真器B 綜合器C 適配器D 下載器 18 在 MAX PLUSII 集成環(huán)境下為圖形文件產(chǎn)生一個(gè)元件符號(hào)的主要作用是 A 綜合B 編譯C 仿真D 被高層次電路設(shè)計(jì)調(diào)用 19 以下哪種方法不是 MAX PLUSII 所支持的設(shè)計(jì)輸入方法 A 圖形輸入法 B 文本輸入法 C 面向?qū)ο筝斎敕?20 有如下定義 signal a b bit signal y bit vector 1 downto 0 下面正確的表達(dá)式是 D 波形輸入法 A y a B y b C y b and a D y b USE IEEE STD LOGIC 1164 ALL ENTITY ASM LED IS PORT CLR CLK IN STD LOGIC LED1 LED2 LED3 OUT STD LOGIC END ARCHITECTURE A OF ASM LED IS 1 STATES IS S0 S1 S2 S3 S4 S5 SIGNAL Q STD LOGIC VECTOR 0 TO 2 SIGNAL STATE STATES BEGIN P1 PROCESS CLK 2 BEGIN IF CLR 0 THEN STATESTATESTATESTATESTATESTATESTATE S0 END CASE END IF END PROCESS P1 P2 PROCESS CLR 3 BEGIN IF CLR 0 THEN LED1 1 LED2 0 LED3 LED1 1 LED2 0 LED3 LED1 0 LED2 1 LED3 LED1 0 LED2 1 LED3 LED1 0 LED2 0 LED3 LED1 0 LED2 0 LED3 LED1 0 LED2 0 LED3 1 END CASE END IF END PROCESS P2 END ARCHITECTURE A 二 在下面橫線上填上合適的語(yǔ)句 完成 1 對(duì) 2 分配器的設(shè)計(jì) LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL ENTITY demuti 2v IS PORT D S IN STD LOGIC Y0 Y1 OUT STD LOGIC END demuti 2v ARCHITECTURE a OF demuti 2v IS BEGIN PROCESS BEGIN IF S 0 THEN Y0 D ELSE Y1 4 5 END IF END PROCESS END a 三 在下面橫線上填上合適的語(yǔ)句 完成 3 位乘法器的設(shè)計(jì) LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL ENTITY multi3 IS PORT A B IN STD LOGIC VECTOR 2 DOWNTO 0 Y OUT STD LOGIC VECTOR 5 DOWNTO 0 END multi3 ARCHITECTURE a OF multi3 IS 第 4 頁(yè) 共 9 頁(yè) 輸入輸出 狀態(tài)變量 Heat 制熱 Cool 制冷 Just right 溫度正好 0 0 Temp low 溫度低 1 0 Temp high 溫度高 0 1 SIGNAL temp1 STD LOGIC VECTOR 2 DOWNTO 0 SIGNAL temp2 STD LOGIC VECTOR 3 DOWNTO 0 SIGNAL temp3 STD LOGIC VECTOR BEGIN 6 DOWNTO 0 temp1 7 WHEN B 0 1 ELSE 000 temp2 A temp3 A Y heat 0 cool 0 IF temp low 1 THEN state cold ELSIF temp high 1 THEN state 10 ELSIF temp high 0 AND temp low 0 THEN state heat 0 cool 1 IF temp high 0 AND temp low 0 THEN state just right ELSIF temp high 1 THEN state hot ELSIF temp low 1 THEN state heat 11 cool 0 IF temp high 0 AND temp low 0 THEN state just right ELSIF temp high 1 THEN state hot ELSIF temp low 1 THEN state 12 END IF END CASE END IF END PROCESS END bhv 五 在下面橫線上填上合適的語(yǔ)句 完成十六節(jié)拍時(shí)序控制器設(shè)計(jì) 說(shuō)明 CPU 識(shí)別指令和數(shù)據(jù)的方法 從時(shí)間上來(lái)說(shuō) 取指令事件發(fā)生在指令周期的第 一個(gè) CPU 周期中 即發(fā)生在 取指令 階段 而取數(shù)據(jù)事件發(fā)生在指令周期的后面幾個(gè) CPU 周期中 即發(fā)生在 執(zhí)行指令 階段 從空間上來(lái)說(shuō) 如果取出的代碼是指令 那么一定 送往指令寄存器 如果取出的代碼是數(shù)據(jù) 那么一定送往運(yùn)算器 這個(gè)方法體現(xiàn)了時(shí)序控 制的重要性 按照節(jié)拍狀態(tài)轉(zhuǎn)換圖的結(jié)果 設(shè)計(jì)與實(shí)現(xiàn)這一節(jié)拍發(fā)生器的邏輯線路的首要任務(wù) 是 寫(xiě)出該節(jié)拍發(fā)生器線路的邏輯表達(dá)式 具體過(guò)程是 寫(xiě)出反映每個(gè)觸發(fā)器的完整的狀態(tài)轉(zhuǎn) 第 6 頁(yè) 共 9 頁(yè) 換序列的邏輯表達(dá)式 在該表達(dá)式中 用一個(gè)與項(xiàng)表示在一個(gè)節(jié)拍中該觸發(fā)器取值為 1 的 一種狀態(tài) 參加與運(yùn)算的元素是進(jìn)到本節(jié)拍的前一個(gè)節(jié)拍的 4 個(gè)觸發(fā)器的取值 狀態(tài) 用 T3 表示該觸發(fā)器的 1 狀態(tài) T3 表示該觸發(fā)器的 0 狀態(tài) 和從前一個(gè)節(jié)拍得以進(jìn)到本 節(jié)拍的限制條件 可能沒(méi)有 如指令組 用代表該指令組的表達(dá)式表示 或具體的一條指 令 用相應(yīng)指令的操作碼表示 等 再把所有節(jié)拍中該觸發(fā)器取值為 1 的情形用或運(yùn)算表 示在一個(gè)表達(dá)式中 LIBRARY IEEE USE IEEE STD LOGIC 1164 ALL USE IEEE STD LOGIC UNSIGNED ALL USE IEEE STD LOGIC SIGNED ALL USE IEEE STD LOGIC ARITH ALL ENTITY PS16 GEN IS PORT CLK2 IN STD LOGIC RST IN STD LOGIC PS OUT STD LOGIC VECTOR 15 DOWNTO 0 END PS16 GEN ARCHITECTURE ADO OF PS16 GEN IS SIGNAL PS ST STD LOGIC VECTOR 3 DOWNTO 0 BEGIN PROCESS CLK2 RST BEGIN IF CLK2 EVENT AND CLK2 1 THEN IF RST 1 THEN PS ST 0000 PS X 0000 ELSE PS ST PS PS PS PS PS PS PS PS PS PS PS PS PS PS PS PS X 8000 16 END CASE END PROCESS END ADO 六 在下面橫線上填上合適的語(yǔ)句 完成單時(shí)鐘同步十六進(jìn)制加 減計(jì)數(shù)器的設(shè)計(jì) LIBRARY ieee USE ieee std logic 1164 ALL USE ieee std logic unsigned ALL ENTITY counter IS PORT clk en ld ud d0 d1 d2 d3 IN std logic c OUT std logic q OUT std logic vector 3 DOWNTO 0 END ARCHITECTURE bev OF counter IS SIGNAL y d std logic vector 3 DOWNTO 0 BEGIN PROCESS clk en ld ud BEGIN d 17 IF ld 0 THENy d c 0 ELSIF clk event AND clk 1 THEN IF en 0 THEN IF ud 0 THEN IF y 18 THENy 0000 c 1 ELSEy y 1 c 0 END IF ELSIF ud 1 THEN IF y 19 THENy 1111 c 1 ELSE END IF END IF y y 1 c 0 ELSIF en 1 THENy 20 END IF END IF END PROCESS qq temp WHEN 010 WHEN 011 WHEN 100