基于VHDL的數(shù)字秒表設(shè)計(jì).doc

河南農(nóng)業(yè)大學(xué) 課課程程設(shè)設(shè)計(jì)計(jì) 報(bào)報(bào)告告 設(shè)計(jì)題目 基于 VHDL 的數(shù)字秒表的設(shè)計(jì) 學(xué) 院 專 業(yè) 電子信息科學(xué)與技術(shù) 班 級(jí) 學(xué) 號(hào) 姓 名 電子郵件 日 期 成 績(jī) 指導(dǎo)教師 裝 訂 線 河河 南南 農(nóng)農(nóng) 業(yè)業(yè) 大大 學(xué)學(xué) 理理 學(xué)學(xué) 院院 課課 程程 設(shè)設(shè) 計(jì)計(jì) 任任 務(wù)務(wù) 書(shū)書(shū) 學(xué)生姓名 指導(dǎo)教師 學(xué)生學(xué)號(hào) 專業(yè)班級(jí) 題目 基于 VHDL 的數(shù)字秒表設(shè)計(jì) 任務(wù)與要求 設(shè)計(jì)一個(gè)數(shù)字秒表 主要由顯示譯碼器 分頻器 十進(jìn)制計(jì)數(shù)器 六進(jìn)制 計(jì)數(shù)器組成 在整個(gè)秒表中最關(guān)鍵的是如何獲得一個(gè)精確的100HZ計(jì)時(shí)脈沖 除 此之外 整個(gè)秒表還需有一個(gè)啟動(dòng)信號(hào)和一個(gè)歸零信號(hào) 以便秒表能隨意停止及 啟動(dòng) 秒表共有 6 個(gè)輸出顯示 分別為百分之一秒 十分之一秒 秒 十秒 分 十分 所以共有 6 個(gè)計(jì)數(shù)器與之相對(duì)應(yīng) 6 個(gè)計(jì)數(shù)器的輸出全都為 BCD 碼輸出 這樣便 于和顯示譯碼器的連接 合作人 分工方案 開(kāi)始日期 2012 年 12 月 3 日 完成日期 2012 年 月 9 日 課程設(shè)計(jì)所在地點(diǎn) 一 一 數(shù)字鬧鐘設(shè)計(jì)要求數(shù)字鬧鐘設(shè)計(jì)要求 1 四個(gè)十進(jìn)制計(jì)數(shù)器 分別用來(lái)對(duì)百分之一秒 十分之一秒 秒和分進(jìn)行計(jì)數(shù) 2 兩個(gè)六進(jìn)制計(jì)數(shù)器 用來(lái)分別對(duì)十秒和十分進(jìn)行計(jì)數(shù) 3 分頻器 用來(lái)產(chǎn)生 100Hz 計(jì)時(shí)脈沖 4 顯示譯碼器 完成對(duì)顯示譯碼的控制 3 能夠完成清零 啟動(dòng) 保持 可以使用鍵盤(pán)或撥碼開(kāi)關(guān)置數(shù) 功能 4 時(shí) 分 秒 百分之一秒顯示準(zhǔn)確 二 二 實(shí)驗(yàn)?zāi)康?實(shí)驗(yàn)?zāi)康?1 初步了解可編程邏輯器件 PLD 的基本原理 2 熟練掌握 MAX Plus 圖形編輯器 文本編輯器等不同的輸入設(shè)計(jì)方法 掌握 EDA 的自頂向下 Top to Down 的模塊化設(shè)計(jì)思想 3 了解 VHDL 語(yǔ)言的語(yǔ)法 句法及結(jié)構(gòu) 能看懂 VHDl 語(yǔ)言編寫(xiě)的程序 并能熟練 運(yùn)用 MAX Plus 軟件對(duì)各個(gè)程序模塊進(jìn)行波形仿真 4 熟悉頂層電路的原理圖輸入法 能應(yīng)用 EDA 設(shè)計(jì)思想進(jìn)行較復(fù)雜系統(tǒng)的分析和設(shè) 計(jì) 三 設(shè)計(jì)方案 三 設(shè)計(jì)方案 按照 EDA 自頂向下的設(shè)計(jì)理念 該數(shù)字秒表可以分為分頻器模塊 計(jì)數(shù)器模塊 數(shù) 據(jù)選擇和數(shù)碼管選擇模塊模塊 數(shù)碼管驅(qū)動(dòng)模塊 其頂層電路如下圖所示 四 各個(gè)模塊的功能 四 各個(gè)模塊的功能 1 分頻器模塊 將 2 5MHz 的時(shí)鐘信號(hào)轉(zhuǎn)換成 100Hz 的計(jì)時(shí)脈沖 使秒表正常工作 2 計(jì)數(shù)器模塊 這是本秒表設(shè)計(jì)的基本功能 對(duì)時(shí)間進(jìn)行計(jì)數(shù)并在顯示屏顯示當(dāng)前時(shí) 間 這個(gè)模塊中 分別有十進(jìn)制計(jì)數(shù)器和六進(jìn)制計(jì)數(shù)器 共用四個(gè)十進(jìn)制 分別表示數(shù)字 秒表的百分之一秒 十分之一秒 秒和分 兩個(gè)六進(jìn)制 分別表示數(shù)字秒表的十秒和十分 3 數(shù)據(jù)選擇和數(shù)碼管選擇模塊 通過(guò)每個(gè)計(jì)數(shù)器輸入的 dain 信號(hào)對(duì)數(shù)碼管進(jìn)行選擇 4 數(shù)碼管驅(qū)動(dòng)模塊 通過(guò)對(duì)輸入的信號(hào)進(jìn)行編碼 完成對(duì) 7 段數(shù)碼管的驅(qū)動(dòng) 使數(shù)碼 管顯示出對(duì)應(yīng)的數(shù)字 五 系統(tǒng)的各組成部分的原理框圖及功能五 系統(tǒng)的各組成部分的原理框圖及功能 1 1 分頻器的原理框圖 分頻器的原理框圖 2 2 六進(jìn)制計(jì)數(shù)器的原理框圖 六進(jìn)制計(jì)數(shù)器的原理框圖 3 3 十進(jìn)制計(jì)數(shù)器十進(jìn)制計(jì)數(shù)器的原理框圖 的原理框圖 4 4 選擇模塊的原理框圖 選擇模塊的原理框圖 5 5 譯碼顯示電路的原理框圖 譯碼顯示電路的原理框圖 其中各部分功能如下 1 分頻器將 2 5MHz 脈沖變成 100Hz 2 六進(jìn)制計(jì)數(shù)器能夠?qū)崿F(xiàn) 6 進(jìn)制循環(huán)計(jì)數(shù) 3 十進(jìn)制計(jì)數(shù)器能夠?qū)崿F(xiàn) 10 進(jìn)制循環(huán)計(jì)數(shù) 4 選擇模塊通過(guò)每個(gè)計(jì)數(shù)器輸入的 dain 信號(hào)對(duì)數(shù)碼管進(jìn)行選擇 5 譯碼顯示電路通過(guò)對(duì)輸入的信號(hào)進(jìn)行編碼 完成對(duì) 7 段數(shù)碼管的驅(qū)動(dòng) 使數(shù)碼管顯示出 對(duì)應(yīng)的數(shù)字 六 系統(tǒng)的主要模塊六 系統(tǒng)的主要模塊 VHDLVHDL 源程序 源程序 1 1 分頻器源程序 分頻器源程序 clkgen library ieee use ieee std logic 1164 all entity clkgen is port clk in std logic newclk out std logic end entity clkgen architecture art of clkgen is signal cnter integer range 0 to 10 24999 begin process clk is begin if clk event and clk 1 then if cnter 10 24999 then cnter 0 else cnter cnter 1 end if end if end process process cnter is begin if cnter 10 24999 then newclk 1 else newclk 0 end if end process end architecture art 2 2 六進(jìn)制計(jì)數(shù)器六進(jìn)制計(jì)數(shù)器源程序源程序count6 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity count6 is port clk clr start in std logic daout out std logic vector 3 downto 0 cout buffer std logic end count6 architecture behave of count6 is signal temp std logic vector 3 downto 0 begin process clk clr begin if clr 1 then temp 0000 cout 0 elsif clk event and clk 1 then if start 1 then if temp 0101 then temp 0000 cout 1 else temp temp 1 cout 0 end if elsif start 0 then temp temp cout cout end if end if end process daout temp end behave 3 十進(jìn)制計(jì)數(shù)器十進(jìn)制計(jì)數(shù)器源程序源程序 count10 library ieee use ieee std logic 1164 all use ieee std logic unsigned all entity count10 is port clk clr start in std logic daout out std logic vector 3 downto 0 cout buffer std logic end count10 architecture behave of count10 is signal temp std logic vector 3 downto 0 begin process clk clr begin if clr 1 then temp 0000 cout 0 elsif clk event and clk 1 then if start 1 then if temp 1001 then temp 0000 cout 1 else temp temp 1 cout 0 end if elsif start 0 then temp temp cout cout end if end if end process daout temp end behave 4 4 數(shù)據(jù)選擇和數(shù)碼管選擇模塊數(shù)據(jù)選擇和數(shù)碼管選擇模塊模塊模塊源程序源程序seltime library ieee use ieee std logic 1164 all USE ieee std logic UNSIGNED all entity seltime is port clr clk in std logic dain0 dain1 dain2 dain3 dain4 dain5 in std logic vector 3 downto 0 sel out std logic vector 2 downto 0 daout out std logic vector 3 downto 0 end seltime architecture a of seltime is signal temp integer range 0 to 5 begin process clk begin if clr 1 then daout 0000 sel 000 temp 0 elsif clk 1 and clk event then if temp 5 then temp 0 else tempsel 000 daoutsel 001 daoutsel 010 daoutsel 011 daoutsel 100 daoutsel 101 daoutledledledledledledledledledledledledout 0 b ledout 1 c ledout 2 d ledout 3 e ledout 4 f ledout 5 g l edout 6 u1 count10 port map clk stop start daout1 count cout 0 u2 count10 port map count cout 0 stop start daout2 count cout 1 u3 count10 port map count cout 1 stop start daout3 count cout 2 u4 count6 port map count cout 2 stop start daout4 count cout 3 u5 count10 port map count cout 3 stop start daout5 count cout 4 u6 count6 port map count cout 4 stop start daout6 count cout 5 u7 cfq port map clk2 count cout 5 count cout 6 u7 seltime port map stop clk daout1 daout2 daout3 daout4 daout5 daout6 sel daout7 u8 ym port map daout7 ledout u9 clkgen port map clk newclk end c 六 程序功能仿真圖六 程序功能仿真圖 1 1 count6 仿真圖如下示 仿真圖如下示 2 2 count10 仿真圖如下示 仿真圖如下示 3 3 seltime 仿真圖如下示 仿真圖如下示 4 4 ym 仿真圖如下示 仿真圖如下示 七 心得和體會(huì)七 心得和體會(huì) 通過(guò)這次課程設(shè)計(jì)使我懂得了理論與實(shí)際相結(jié)合是很重要的 只有理論知識(shí)是遠(yuǎn)遠(yuǎn)不 夠的 只有把所學(xué)的理論知識(shí)與實(shí)踐相結(jié)合起來(lái) 從理論中得出結(jié)論 才能真正為社會(huì)服 務(wù) 從而提高自己的實(shí)際動(dòng)手能力和獨(dú)立思考的能力 總的來(lái)說(shuō) 這次設(shè)計(jì)的數(shù)字秒表還 是比較成功的 雖然在實(shí)際的過(guò)程中曾經(jīng)遇到了大量的問(wèn)題 但是經(jīng)過(guò)自己的努力 都給 妥善解決了 這樣的積累對(duì)于現(xiàn)在大學(xué)生來(lái)說(shuō)是十分寶貴的 希望以后能有更多的動(dòng)手實(shí) 踐機(jī)會(huì) 在硬件中發(fā)現(xiàn)自己的不足 彌補(bǔ)自己的不足 最終成為一個(gè)合格的大學(xué)生 最后 特別感謝老師對(duì)我的幫助 八 參考文獻(xiàn)八 參考文獻(xiàn) 1 譚會(huì)生 張昌凡 EDA 技術(shù)及應(yīng)用 西安電子科技大學(xué)出版社 2006 2 東方人華 MAX PLUSII 入門(mén)與提高 清華大學(xué)出版社 2004 EDA 設(shè)設(shè) 計(jì)計(jì) 實(shí)實(shí) 習(xí)習(xí) 成成 績(jī)績(jī) 評(píng)評(píng)