[碩士論文精品]基于fpga的逆變器控制芯片研究

I摘要逆變控制器的發(fā)展經(jīng)歷從分立元件的模擬電路到以專用微處理芯片DSP/MCU為核心的電路系統(tǒng)并從數(shù)模混合電路過(guò)渡到純數(shù)字控制的歷程但是通用微處理芯片是為一般目的而設(shè)計(jì)存在一定局限為此近幾年來(lái)逆變器專用控制芯片ASIC實(shí)現(xiàn)技術(shù)的研究越來(lái)越受到關(guān)注已成為逆變控制器發(fā)展的新方向之一本文利用一個(gè)成熟的單相電壓型PWM逆變器控制模型圍繞逆變器專用控制芯片ASIC的實(shí)現(xiàn)技術(shù)依次對(duì)專用芯片的系統(tǒng)功能劃分硬件算法全系統(tǒng)的硬件設(shè)計(jì)及優(yōu)化流水線操作和并行化芯片運(yùn)行穩(wěn)定性等問(wèn)題進(jìn)行了初步研究首先引述了單相電壓型PWM逆變器連續(xù)時(shí)間和離散時(shí)間的數(shù)學(xué)模型以及基于極點(diǎn)配置的單相電壓型PWM逆變器電流內(nèi)環(huán)電壓外環(huán)雙閉環(huán)控制系統(tǒng)的設(shè)計(jì)過(guò)程同時(shí)給出了仿真結(jié)果仿真表明此系統(tǒng)具有很好的動(dòng)靜態(tài)性能并且具有自動(dòng)限流功能提高了系統(tǒng)的可靠性緊接著分析了FPGA器件的特征和結(jié)構(gòu)在給出本芯片應(yīng)用目標(biāo)的基礎(chǔ)上制定了FPGA目標(biāo)器件的選擇原則和芯片的技術(shù)規(guī)格完成了器件選型及相關(guān)的開(kāi)發(fā)環(huán)境和工具的選取然后系統(tǒng)闡述了復(fù)雜FPGA設(shè)計(jì)的設(shè)計(jì)方法學(xué)詳細(xì)介紹了基于FPGA的ASIC設(shè)計(jì)流程概要介紹了僅使用QUARTUSII的開(kāi)發(fā)流程以及MODELSIMSYNPLIFYPROQUARTUSII結(jié)合使用的開(kāi)發(fā)流程在此基礎(chǔ)上進(jìn)行了芯片系統(tǒng)功能劃分針對(duì)DDS標(biāo)準(zhǔn)正弦波發(fā)生器電壓電流雙環(huán)控制算法單元硬件PI算法單元SPWM產(chǎn)生器三角波發(fā)生器死區(qū)控制器數(shù)據(jù)流/控制流模塊等逆變器控制硬件算法/控制單元研究了它們的硬件算法完成了模塊化設(shè)計(jì)分析了全數(shù)字鎖相環(huán)的結(jié)構(gòu)和模型以此為基礎(chǔ)設(shè)計(jì)了一種應(yīng)用于逆變器的用比例積分方法替代傳統(tǒng)鎖相系統(tǒng)中的環(huán)路濾波用相位累加器實(shí)現(xiàn)數(shù)控振蕩器DCO功能的高精度二階全數(shù)字鎖相環(huán)DPLL分析了流水線操作等設(shè)計(jì)優(yōu)化問(wèn)題并針對(duì)逆變器控制系統(tǒng)中控制系統(tǒng)算法呈多層結(jié)構(gòu)且層與層之間還有數(shù)據(jù)流聯(lián)系其執(zhí)行順序和數(shù)據(jù)流的走向較為復(fù)雜不利于直接采用流水線技術(shù)進(jìn)行設(shè)計(jì)的特點(diǎn)提出一種全新的分層多級(jí)流水線設(shè)計(jì)技術(shù)有效地解決了復(fù)雜控制系統(tǒng)的流水線優(yōu)化設(shè)計(jì)問(wèn)題本文最后對(duì)芯片運(yùn)行穩(wěn)定性等問(wèn)題進(jìn)行了初步研究指出了設(shè)計(jì)中的競(jìng)爭(zhēng)冒險(xiǎn)和飽受困擾之苦的亞穩(wěn)態(tài)問(wèn)題分析了產(chǎn)生機(jī)理并給出了常用的解決措施II關(guān)鍵詞逆變器FPGAASIC硬件算法流水線技術(shù)設(shè)計(jì)及優(yōu)化穩(wěn)定性IIIABSTRACTTHEINVENTERCONTROLLERCOMPOSEDBYSEPARATEDANALOGDEVICESBEFOREHASDEVELOPEDINTOANALOGDIGITALORFULLDIGITALCONTROLLERBASEDONMICROPROCESSORDSP/MCUBUTTHEMICROPROCESSORINCOMMONUSEISDESIGNEDFORGENERALPURPOSE,ITISSURETOHAVECERTAINLIMITATIONSINPASTFEWYEARS,THERESEARCHONREALIZATIONTECHNOLOGYOFAPPLICATIONSPECIFICINTEGRETEDCIRCUITASICFORINVERTERCONTROLLERHASGOTMOREANDMORESOLICITUDE,ANDHAVEBECOMETHENEWRESEARCHDIRECTIONOFINVENTERCONTROLLERTHISPAPERHASUSEDAMATUREMODELOFSINGLEPHASEVOLTAGESOURCEPWMINVERTERTOREALIZETHEASICFORINVERTERCONTROLLERWEHAVECARRIEDOUTPRELIMINARYRESEARCHONSYSTEMATICFUNCTIONPARTITION,HARDWAREALGORITHM,WHOLESYSTEMATICHARDWAREDESIGNANDOPTIMIZATION,PIPELINETECHNOLOGY,ANDOPERATIONSTABILITYOFTHECHIP,ETCFIRSTLY,THECONTINUOUSANDDISCRETEMATHEMATICALMODELSOFASINGLEPHASEVOLTAGESOURCEPWMINVERTERAREESTABLISHED,THEDESIGNMETHODBASEDONPOLEASSIGNMENTISUSEDFORDESIGNOFINVERTERVOLTAGEANDCURRENTDUALLOOPCONTROLLERATTHESAMETIME,SIMULATIONANDEXPERIMENTALHAVEBEENGIVEN,WHICHINDICATESTHATINVERTERSYSTEMSPROVIDESFASTDYNAMICRESPONSEANDNICESTATICCHARACTERISTICSANDTHEN,STRUCTUREANDTHEFEATUREOFFPGADEVICEHAVEBEENINTRODUCEDONTHEBASISOFCHIPAPPLICATIONGOALBEINGGIVEN,WEHAVEANALYZEDTHESELECTINGPRINCIPLEANDSPECIFICATIONSOFFPGA,ASWELLASTHERELATEDDEVELOPENVIRONMENTANDTOOLTHENSYSTEMATICALLYELABORATEDTHEDESIGNMETHODOLOGYOFCOMPLEXFPGADESIGNTHEDESIGNPROCESSOFASICINDETAILHAVENBEENINTRODUCEDTOOBOTHTHEDEVELOPMENTPROCESSOFUSINGTHEQUARTUSIIONLYANDTHEDEVELOPMENTPROCESSTHATCOMBINESUSINGWITHMODELSIM,SYNPLIFYPROANDQUARTUSIIHAVEBEENINTRODUCEDSUMMARILYONTHISFOUNDATION,WEHAVECARRIEDOUTTHEHARDWAREALGORITHM/CONTROLUNITSUCHASCHIPSYSTEMATICFUNCTIONPARTITION,DDSSTANDARDSINEWAVEGENERATOR,VOLTAGECURRENTDOUBLELOOPCONTROLLERALGORITHMUNIT,PIHARDWAREALGORITHMUNIT,SPWMPRODUCINGUNIT,TRIANGLEWAVEOCCURSUNITANDTHECONTROLUNITOFDEADBAND,ETCTHEIRHARDWAREALGORITHMHAVEBEENSTUDIEDWEHAVECOMPLETEDTHEMODULARDESIGNHAVENANALYZEDTHEMODELANDTHESTRUCTUREOFDIGITALPHASELOCKEDLOOPDPLL,WEIVDESIGNEDANEWHIGHACCURACYDPLLAPPLICATIONININVERTERWHICHUSEPROPORTIONINTEGRALPIMETHODREPLACINGTRADITIONALFILTER,USEPHASEACCUMULATORREALIZETHEFUNCTIONOFDIGITALCONTROLOSCILLATORDCOTHEHIGHSPEEDADVANTAGEOFFPGASOPERATIONISMADEHARDTODEMONSTRATEFORTHEINCONSEQUENCEINSTRUCTURALARRANGEMENTTHEPIPELINETECHNOLOGYHADWELLSOLVEDTHISPROBLEMWEPRESENTSANEWPIPELINEOPTIMIZATIONTECHNOLOGYOFINVENTERSCONTROLSYSTEMBASEDONFPGA,ANDCOMPLETEDTHEOPTIMIZATIONDESIGNOFTHEINVENTERCONTROLLERANALYZEDTHEDESIGNPROCESSINDETAILANDOFFEREDAKINDOFTHOUGHTFORTHEPEOPLEWHODEVOTEDTOFPGASAPPLICATIONINPOWERELECTRONICFIELDTHESIMULATIVEANDEXPERIMENTALRESULTSVERIFIEDTHECORRECTNESSFINALLY,THISPAPERHASPOINTEDOUT“RACEANDHAZARD“ASWELLAS“METASTABILITY“PROBLEM,ANALYZEDPRODUCINGMECHANISM,ANDGIVENSOMEGENERALSOLUTIONMEASURESKEYWORDSINVERTER,FPGA,ASIC,HARDWAREALGORITHM,PIPELINETECHNOLOGY,DESIGNANDOPTIMIZATION,STABILITY獨(dú)創(chuàng)性聲明本人聲明所呈交的學(xué)位論文是我個(gè)人在導(dǎo)師指導(dǎo)下進(jìn)行的研究工作及取得的研究成果盡我所知除文中已經(jīng)標(biāo)明引用的內(nèi)容外本論文不包含任何其他個(gè)人或集體已經(jīng)發(fā)表或撰寫(xiě)過(guò)的研究成果對(duì)本文的研究做出貢獻(xiàn)的個(gè)人和集體均已在文中以明確方式標(biāo)明本人完全意識(shí)到本聲明的法律結(jié)果由本人承擔(dān)學(xué)位論文作者簽名日期年月日學(xué)位論文版權(quán)使用授權(quán)書(shū)本學(xué)位論文作者完全了解學(xué)校有關(guān)保留使用學(xué)位論文的規(guī)定即學(xué)校有權(quán)保留并向國(guó)家有關(guān)部門(mén)或機(jī)構(gòu)送交論文的復(fù)印件和電子版允許論文被查閱和借閱本人授權(quán)華中科技大學(xué)可以將本學(xué)位論文的全部或部分內(nèi)容編入有關(guān)數(shù)據(jù)庫(kù)進(jìn)行檢索可以采用影印縮印或掃描等復(fù)制手段保存和匯編本學(xué)位論文保密在_年解密后適用本授權(quán)書(shū)本論文屬于不保密請(qǐng)?jiān)谝陨戏娇騼?nèi)打?qū)W位論文作者簽名指導(dǎo)教師簽名日期年月日日期年月日11緒論11電力電子技術(shù)的發(fā)展?fàn)顩r著19初學(xué)原的發(fā)現(xiàn)”術(shù)得很CURRENCY1發(fā)壓發(fā)動(dòng)相現(xiàn)能成人中不的“分體特是極的現(xiàn)學(xué)進(jìn)個(gè)新的集成”術(shù)的進(jìn)步發(fā)成能著”術(shù)”術(shù)的發(fā)新的”術(shù)著用對(duì)要的提高”術(shù)”術(shù)”術(shù)已經(jīng)體成新的交學(xué)科”術(shù)12”術(shù)是的鍵”術(shù)之是用導(dǎo)體應(yīng)用論知分析開(kāi)發(fā)實(shí)現(xiàn)對(duì)能的高的”術(shù)是”術(shù)的基礎(chǔ)正著高化高壓流集成化的進(jìn)步發(fā)集成化的能能化型化化的特點(diǎn)新的作發(fā)基礎(chǔ)新的流流功能劃分AC/DC流DC/ACDC/DCAC/AC類在功能的實(shí)現(xiàn)很具體的流成交流的過(guò)成功能的I實(shí)現(xiàn)過(guò)的置在中是用PWMPWM的應(yīng)用分下類1交流穩(wěn)2動(dòng)3中的應(yīng)用4新能新的的提高的流省能現(xiàn)在新及新策略的發(fā)是相輔相成相互進(jìn)的新的得新的能實(shí)現(xiàn)同時(shí)新的應(yīng)用反過(guò)進(jìn)的發(fā)12逆變電源控制技術(shù)概述2新的高流的實(shí)現(xiàn)依賴”術(shù)的發(fā)”術(shù)的發(fā)主要體現(xiàn)在兩面高性能的想實(shí)現(xiàn)的策略3相對(duì)列的優(yōu)點(diǎn)助高性能實(shí)現(xiàn)FL雜的算硬用性好具高的靈性移植性實(shí)現(xiàn)網(wǎng)絡(luò)監(jiān)置真正能化高性能的現(xiàn)得成現(xiàn)實(shí)策略的發(fā)體現(xiàn)在論思想的嘗試應(yīng)用在面現(xiàn)令人的”術(shù)重FL是基周期的現(xiàn)已廣泛應(yīng)用的重FL的基本思想論中的內(nèi)原在重FL信號(hào)發(fā)內(nèi)的作用下進(jìn)行逐周期點(diǎn)對(duì)應(yīng)的分過(guò)對(duì)誤差的逐點(diǎn)補(bǔ)償實(shí)現(xiàn)穩(wěn)態(tài)時(shí)無(wú)靜差的果無(wú)差拍是特的的果是得調(diào)量的偏差在個(gè)樣周期內(nèi)得糾正的顯著優(yōu)點(diǎn)是其非同尋的快速性然其點(diǎn)是極點(diǎn)配置要的學(xué)型當(dāng)?shù)南胄蛯?shí)際對(duì)象型在偏差時(shí)達(dá)成在個(gè)取周期內(nèi)消除誤差的果往往取非劇烈的動(dòng)作這樣不僅達(dá)不無(wú)差拍的果反會(huì)響的穩(wěn)運(yùn)行瞬時(shí)內(nèi)環(huán)反饋是過(guò)負(fù)反饋反饋量接給抑反饋環(huán)所包圍的環(huán)的參動(dòng)或動(dòng)所引起的偏差因在中若給正瞬時(shí)值內(nèi)環(huán)能輸壓盡量接正減輸壓畸分PI是工實(shí)際中應(yīng)用“廣的概念清晰容實(shí)現(xiàn)且魯棒性強(qiáng)P調(diào)響的穩(wěn)性分I調(diào)消除靜態(tài)誤差增穩(wěn)態(tài)同時(shí)增的相位滯PI無(wú)實(shí)現(xiàn)對(duì)正指令的無(wú)靜差跟蹤因的穩(wěn)態(tài)不容要壓流的雙環(huán)避免單環(huán)在抵抗負(fù)載動(dòng)面的點(diǎn)同時(shí)具優(yōu)異的動(dòng)靜態(tài)特性是高性能的是自身的不就是流內(nèi)環(huán)的要具寬的帶寬這就得對(duì)提很高的要DSP的速往往因用極456除的外現(xiàn)在糊神經(jīng)網(wǎng)絡(luò)在置中得廣泛的應(yīng)用這兩不需依賴對(duì)象的學(xué)型能的范疇同時(shí)是基的能充分發(fā)揮的優(yōu)越性13逆變控制器發(fā)展概況3縱的發(fā)化化是的個(gè)重要的發(fā)是經(jīng)分的用DSP/MCU的過(guò)的著”術(shù)的發(fā)對(duì)的實(shí)現(xiàn)提越越高的要不在單的實(shí)現(xiàn)特功能已成個(gè)FL雜FL雜的是個(gè)思想算化實(shí)際的過(guò)同個(gè)算用不同的實(shí)現(xiàn)這運(yùn)算的果能是的其運(yùn)算速性很差7我用不同的實(shí)現(xiàn)實(shí)時(shí)算的FL雜下1專用DSP/MCU成算所需的2用高密FPGA或基FPGA的ASIC3專用的集成ASIC4利用現(xiàn)成的的IP專專的高速ASIC運(yùn)算FPGA中NIOS/DSP用是I的的運(yùn)算的步過(guò)成的指令載中然在下時(shí)的拍逐取指令分析指令行指令中的內(nèi)“線運(yùn)算“是用的是專類的用因的用性不能個(gè)特的算列專用的運(yùn)算且其內(nèi)“的線寬不能能過(guò)能實(shí)現(xiàn)這個(gè)特的算因其運(yùn)算速受當(dāng)?shù)陌l(fā)越越樣化FL雜化在時(shí)間要非的高速用無(wú)在的時(shí)間內(nèi)成要的運(yùn)算現(xiàn)的DSP/MCU的越發(fā)顯性列FPGA的現(xiàn)這個(gè)問(wèn)題新的作開(kāi)發(fā)FPGACURRENCY1實(shí)現(xiàn)次FPGA的集成非FPGA則個(gè)則或個(gè)FPGA就實(shí)現(xiàn)非FL雜的集成分成的的FPGA則我專用硬算單專用發(fā)單信號(hào)集單集成單之成個(gè)的應(yīng)用在化中化實(shí)現(xiàn)專用高速算具高的性4的相用硬連線實(shí)現(xiàn)其算快運(yùn)算速實(shí)現(xiàn)真正的行算提高抗性能在集成速功能面應(yīng)用需要同時(shí)助硬述CURRENCY1VHDL或VERILOGHDL對(duì)進(jìn)行“的級(jí)體的用個(gè)次的硬述自下功能述開(kāi)的格能對(duì)個(gè)次的述進(jìn)行仿真CURRENCY1進(jìn)行試成功要量FPGA的ASICFIFL成本正因年單實(shí)現(xiàn)”術(shù)的研究越越受注這專用ASIC的已成發(fā)的新之進(jìn)步動(dòng)的發(fā)的帶新的14專用集成電路ASIC發(fā)展及分類當(dāng)會(huì)是化會(huì)集成的應(yīng)用非廣泛集成自1959年在CURRENCY1得”人的速發(fā)集成個(gè)體集成在集成體集成的發(fā)經(jīng)ICSSI中ICMSIICLSIICVLSI特ICULSI位集成GSI的不同段其12年集成的工發(fā)018015已開(kāi)進(jìn)013009”術(shù)經(jīng)成開(kāi)發(fā)具的在個(gè)鍵”術(shù)互連”術(shù)互連在018013”術(shù)中用同時(shí)集成的性能高集成高速FL功速提高4MCPU過(guò)3GHZ8集成的發(fā)進(jìn)EDA的發(fā)先進(jìn)的EDA已的自下的自下的ASIC專用集成是專應(yīng)用或?qū)Ｓ眯枰腖SI或VLSI具體重量功FL高靠性高密性優(yōu)點(diǎn)ASIC的已不在導(dǎo)體獨(dú)師在實(shí)就的ASIC且實(shí)際應(yīng)用之中這得PLD的現(xiàn)現(xiàn)列FPGA就是應(yīng)用“廣泛的PLD之ASIC的分類11所9ASIC是ASIC的個(gè)重要分分兩類5ASICASICASIC列標(biāo)準(zhǔn)單PLD線性列標(biāo)準(zhǔn)單單FL密PLDPROMEPROMEEPROMPLAPALGALFL雜高密PLDEPLDFPGACPLD11ASIC的分類1ASICASIC的是特功能專的人員體的位置互線開(kāi)達(dá)面利用高速快功FL的“優(yōu)化性能ASIC不僅要具的導(dǎo)體工”術(shù)知要具的經(jīng)的用高周期用量的ASIC2ASICASIC是型是在作好用性的單的成硬用僅僅需要功能功能之間的連接這靈性高周期提高成ASIC包列標(biāo)準(zhǔn)單是ASIC的個(gè)重要分是作用性的用過(guò)對(duì)實(shí)現(xiàn)所需要的功能其中的FPGA現(xiàn)列其配置外的EPROM或算人員載過(guò)在現(xiàn)功能實(shí)現(xiàn)所的現(xiàn)的成本FL用靈周期且高靠性FI正因得FPGA作ASIC的載體得應(yīng)用發(fā)非速15本文選題意義及主要研究?jī)?nèi)容151課題來(lái)源目的的化MCU/DSP實(shí)現(xiàn)離散的運(yùn)算及6這主的依賴的性能的運(yùn)算會(huì)用的CPU時(shí)間其無(wú)進(jìn)行時(shí)其性能的發(fā)揮現(xiàn)算FL雜進(jìn)行運(yùn)算是行很算的實(shí)時(shí)性高速性用MCU會(huì)增成本FL雜FIFL其靠性FPGA的現(xiàn)這個(gè)問(wèn)題新的FPGA現(xiàn)列是硬是在ASIC的基礎(chǔ)發(fā)的是集成FL雜“高的ASICIASIC不靈的點(diǎn)其他中集成相其優(yōu)點(diǎn)主要在很強(qiáng)的靈性其內(nèi)“的具體功能需要配置對(duì)的很信號(hào)的ALTERA的FLEX列CYCLONE列是FPGA的表運(yùn)算具FL雜算的單信號(hào)單的選用FPGA實(shí)現(xiàn)“新開(kāi)發(fā)的IPCOREIPFPGA中DSP”術(shù)的應(yīng)用提范這得FPGA成級(jí)的重要選擇之FPGA的述優(yōu)點(diǎn)其應(yīng)用在化中化實(shí)現(xiàn)高速算具高的性的相用硬連線實(shí)現(xiàn)其算快運(yùn)算速實(shí)現(xiàn)真正的行算提高抗性能FPGA內(nèi)“需要配置成相環(huán)ROMRAMFIFO外圍真正實(shí)現(xiàn)的專用152意義縱的發(fā)化化是的個(gè)重要中強(qiáng)的同時(shí)在得的容問(wèn)題用FPGA作其實(shí)現(xiàn)硬化CURRENCY1增強(qiáng)的抗能基FPGA實(shí)現(xiàn)的高速硬算專用的功能“獨(dú)MCU運(yùn)行不用MCU/CPU時(shí)間的FPGA廣的ALTERA的NIOS列的進(jìn)步集成提極的FPGA我專用硬算單專用發(fā)單信號(hào)集單集成單之成個(gè)的專用這ASIC的進(jìn)步動(dòng)的發(fā)的帶新的7153本文的主要研究?jī)?nèi)容本文利用個(gè)成熟的單相壓型PWM型圍繞專用ASIC的實(shí)現(xiàn)”術(shù)主要進(jìn)行下工作1建單相壓型PWM連續(xù)時(shí)間離散時(shí)間的學(xué)型及基極點(diǎn)配置的單相壓型PWM流內(nèi)環(huán)壓外環(huán)雙閉環(huán)的過(guò)同時(shí)給仿真果仿真表明具很好的動(dòng)靜態(tài)性能且具自動(dòng)流功能提高的靠性2分析FPGA的特征在給本應(yīng)用標(biāo)的基礎(chǔ)FPGA標(biāo)的選擇原則的”術(shù)格成選型及相的開(kāi)發(fā)環(huán)境工具的選取闡述FL雜FPGA的學(xué)詳細(xì)介紹基FPGA的ASIC流“概要介紹僅用QUARTUSII的開(kāi)發(fā)流及MODELSIMSYNPLIFYPROQUARTUSII用的開(kāi)發(fā)流3依次對(duì)單相壓型PWM專用ASIC的功能劃分硬算算選擇的硬實(shí)現(xiàn)及優(yōu)化流水線操作行化運(yùn)行穩(wěn)性問(wèn)題進(jìn)行具體的研究進(jìn)步實(shí)現(xiàn)專用奠基礎(chǔ)具體分下面1研究開(kāi)發(fā)個(gè)高移植性的硬算/單包基DDS的標(biāo)準(zhǔn)正發(fā)壓流雙環(huán)算單硬PI算單SPWM發(fā)流/流研究的硬算成化面成專用的硬算/單的面這硬算/單進(jìn)步優(yōu)化成IP移植流拖動(dòng)的用FPGA類專用成能拓寬FPGA的應(yīng)用2成新穎的相環(huán)分析相環(huán)的型在基礎(chǔ)應(yīng)用的用分相中的環(huán)用相位實(shí)現(xiàn)DCO功能的高相環(huán)DPLL用FPGA予實(shí)現(xiàn)成仿真硬仿真果表明相環(huán)的正性3分析流水線操作優(yōu)化問(wèn)題針對(duì)中算呈且之間流其行流的8FL雜不利接用流水線”術(shù)進(jìn)行的特點(diǎn)提新的分級(jí)流水線”術(shù)先作化成個(gè)單的對(duì)個(gè)單分進(jìn)行流水線優(yōu)化“原成原經(jīng)過(guò)得原的流水線利用這流水線優(yōu)化”術(shù)成“分單的優(yōu)化在QUARTUS40開(kāi)發(fā)環(huán)境時(shí)分析對(duì)測(cè)試表明在不FPGA功能的提下運(yùn)行時(shí)提高倍分級(jí)流水線優(yōu)化”術(shù)的性對(duì)其他基FPGA的FL雜實(shí)現(xiàn)具的鑒4初步研究運(yùn)行穩(wěn)性問(wèn)題指中的FI現(xiàn)象分析給用的指在算時(shí)流水線操作進(jìn)行分析中FL受之的異步問(wèn)題及穩(wěn)態(tài)的給就遺的問(wèn)題指能的92逆變電源模型分析本文利用個(gè)成熟的單相壓型PWM型圍繞專用ASIC的實(shí)現(xiàn)”術(shù)進(jìn)行初步研究文1對(duì)單相壓型PWM型進(jìn)行詳盡的分析現(xiàn)介紹下21SPWM半橋逆變電源模型分析211單相PWM逆變器的學(xué)模型UD/2UD/2T1T2RLCI1I0AU0U1負(fù)載UD/2UD/2T1T2T3T4RLCI1I0BAU1U0負(fù)載AB21單相主單相主21中其中21A是21B假功開(kāi)是想中感L容C成FLR感L的阻應(yīng)開(kāi)導(dǎo)壓FI線阻中阻尼因素的綜阻UD流母線壓U1輸壓U0輸壓I1流過(guò)感的流I0表負(fù)載流看作是的個(gè)外“動(dòng)輸量這樣的好是既符負(fù)載樣的實(shí)際情”建個(gè)單且不依賴具體負(fù)載類型的學(xué)型212間模型的特點(diǎn)選擇不同的態(tài)量導(dǎo)態(tài)空間型對(duì)單相這樣個(gè)雙輸單輸?shù)倪@里選擇容壓U0感流I1作態(tài)量得態(tài)空間表達(dá)下0110100110110ICULIULRLCIU21101001IUY22記作01WIBUAXX23CXY24其中TIUX10LRLCA110LB1001CW01C用,BASS分表相應(yīng)臂的開(kāi)函1IS表相應(yīng)臂導(dǎo)下斷0IS表相應(yīng)臂下導(dǎo)斷對(duì)輸是2DU或2DU幅值的脈沖壓故1221ADHSUU25的U1取值能UD或UD121ADBADSUSSUU26主中功開(kāi)工作“開(kāi)”“”兩態(tài)本質(zhì)是個(gè)非線性開(kāi)在個(gè)開(kāi)周期中的開(kāi)或斷期間是連續(xù)的且中其“分終工作在連續(xù)這個(gè)態(tài)因是分段線性線性兩“分成的這問(wèn)題用經(jīng)典論的分段線性化往往會(huì)過(guò)繁雜或不現(xiàn)實(shí)在工中用態(tài)空間態(tài)空間相對(duì)單且在實(shí)際的開(kāi)型的問(wèn)題快捷因得廣泛應(yīng)用態(tài)空間是基輸截止遠(yuǎn)開(kāi)的情”下在個(gè)開(kāi)周期內(nèi)用斷續(xù)量的值其瞬時(shí)值得線性化的態(tài)空間型在基礎(chǔ)CURRENCY1用經(jīng)典論進(jìn)行討論P(yáng)WM的截止主要輸LC的截止LC的截止的相對(duì)開(kāi)FL因態(tài)空間型作PWM的FLPWM11不同開(kāi)態(tài)下其態(tài)矩是相同的矩所需對(duì)不連續(xù)的非線性輸量1U獲得的態(tài)空間型當(dāng)SPWM的調(diào)MTRIRMUU不過(guò)1時(shí)輸脈寬正調(diào)參成正22所得開(kāi)函的值22SPWM過(guò)10/SINSIN10122AONOFRMTRIRMTRITRITRISTTTSUTUUTUUU1SIN21TM27則輸壓似表TMEUSIN128其中,2時(shí)時(shí)DDUUE28210110100110110ICULIULRLCIU29中TMEUSIN1則2922成單相PWM的態(tài)空間型單相PWM12無(wú)論用是單極性是雙極性調(diào)用這型表看假流輸壓的幅值恒功開(kāi)是想的的基LC的截止開(kāi)相FL時(shí)則化成個(gè)增恒的放得的線性化型態(tài)空間型導(dǎo)雙輸同時(shí)作用時(shí)的S輸響應(yīng)及23下1102210SIRCSLCSRLSRCSLCSSUSU011SISGSUSGD210U11/L1/SI1R/L1/SCU0I023單相主態(tài)空間型中知道U0I1化時(shí)受個(gè)動(dòng)量I0的響I1U1化時(shí)受U0的響對(duì)I1CURRENCY1個(gè)動(dòng)量就是U0213間模型對(duì)離散選擇的樣非重要跟輸?shù)哪軜OCURRENCY1依賴樣樣越高離散的性能越接連續(xù)成本就越高因樣的選擇在性能要成本之間折衷已的研究表明樣需不輸信號(hào)中“高分量的810倍若是欠阻尼則在輸?shù)膫€(gè)衰減周期中樣810次若是過(guò)阻尼則在暫態(tài)響應(yīng)的升時(shí)間范圍內(nèi)樣810次就是樣選閉環(huán)響應(yīng)特性中帶寬的810倍兩化接果樣周期基連續(xù)的離散化得化這是似且不能實(shí)現(xiàn)特的策略接就是對(duì)樣持的對(duì)象離散化型進(jìn)行接在持穩(wěn)的同時(shí)得寬的帶寬這個(gè)優(yōu)點(diǎn)在環(huán)或樣周期時(shí)得顯著所“好取接化13實(shí)際中樣持過(guò)用零持ZOH在離散是周期樣樣周期T同時(shí)用零持的下連續(xù)時(shí)間態(tài)2922進(jìn)行下離散化10211KIHKUHKXKX211KCXKY212其中TKIKUKX100KUKYTELRTETELTECTELRTEEDTLRDDTLRDTLRDDTLRDDTLRDDTLRATSIN2COSSIN1SIN1SIN2COS22222222211211213TELTLRTEDTBEHDTLRDDDDTLRATTSIN11SIN2COS22012111HH2141SIN2COSSIN11SIN2COS2222202TELRTETECTELRTERDTWEHDTLRDDTLRDTLRDDTLRDDTLRATT2212HH215LCN1自然142241LRLCD阻尼知H11H22111H2121H12RH2212R11112211212成離散態(tài)空間型型畫(huà)離散化的24U1KH21I1K1I0KH22112Z111ZH12H11122Z121ZU0K124離散化的214與模型的容看離散化態(tài)空間型中U0K1不僅受I0K的動(dòng)受U1K的響對(duì)I1K1CURRENCY1除U0K外I0K是個(gè)動(dòng)因素兩個(gè)態(tài)量U0K1I1K1兩個(gè)動(dòng)量相對(duì)連續(xù)態(tài)空間型離散化過(guò)動(dòng)作用個(gè)成2個(gè)內(nèi)“量之間耦增所用時(shí)需對(duì)離散化帶的量之間相互響予否則能成導(dǎo)性能下FI的個(gè)因素22單相逆變器的控制221電電內(nèi)電的控制器設(shè)計(jì)15的雙環(huán)分兩類類是容流內(nèi)環(huán)量的容流內(nèi)環(huán)壓外環(huán)類是感流內(nèi)環(huán)量的感流內(nèi)環(huán)壓外環(huán)果在容流內(nèi)環(huán)壓外環(huán)中增流幅環(huán)能容流負(fù)載流感流不受其因不能過(guò)流實(shí)對(duì)的負(fù)載或其原因?qū)У妮敹诉^(guò)載流流經(jīng)感且對(duì)的過(guò)流能過(guò)輸感的流能因?qū)Φ碾p環(huán)選擇感流內(nèi)環(huán)壓外環(huán)單相感流內(nèi)環(huán)壓外環(huán)25所壓給信號(hào)輸壓反饋信號(hào)得壓誤差經(jīng)過(guò)壓調(diào)GV感流給信號(hào)UIR,UIR感流反饋信號(hào)得的流誤差信號(hào)經(jīng)過(guò)流調(diào)GI成量U1對(duì)實(shí)在這個(gè)雙環(huán)中流內(nèi)環(huán)用PI調(diào)流調(diào)GI的環(huán)用增的阻尼個(gè)工作穩(wěn)且很強(qiáng)的魯棒性流調(diào)的分環(huán)用流環(huán)穩(wěn)態(tài)誤差壓外環(huán)用PI調(diào)壓調(diào)的作用是得輸壓瞬時(shí)跟蹤給值這流內(nèi)環(huán)壓外環(huán)雙環(huán)的動(dòng)態(tài)響應(yīng)速分快且靜態(tài)誤差很值得注的是負(fù)載流I0作的外“動(dòng)信號(hào)在感流內(nèi)環(huán)環(huán)之外因感流內(nèi)環(huán)對(duì)負(fù)載動(dòng)的抑作用不容流這在面已論述因25所的感流內(nèi)環(huán)壓外環(huán)不具很好的抑負(fù)載動(dòng)性能在負(fù)載或非線性之類惡劣負(fù)載情”下性能折扣善抗負(fù)載動(dòng)性能感流內(nèi)環(huán)感流瞬時(shí)反饋負(fù)載動(dòng)饋補(bǔ)償相的得26所的進(jìn)的感流內(nèi)環(huán)壓外環(huán)假壓流調(diào)分SKKSGIPV11216GVUIRPIPI1/CR/LU11/SURGI1/L1/SUOIOI125感流內(nèi)環(huán)壓外環(huán)16SKKSGIPI2221742得110SKKSUSUSUIPRIR21822101SKKSISISUSUIPIR219101SIRSLSUSU220001SCSUSISI221218219220219得感流內(nèi)環(huán)壓外環(huán)的遞函11211221222132422110SULCKKSLCKKKKSLCCKKKSLCCKRCSKSKKSKLCSURIIIPIPIPPPIPIP11021122122213242SILCKKSLCKKKKSLCCKKKSLCCKRCSRSLSLCIIIPIPIPPP222221知雙環(huán)的閉環(huán)特征LCKKSLCKKKKSLCCKKKSLCCKRCSSDIIIPIPIPPP21122122213241223假雙環(huán)的希閉環(huán)主導(dǎo)極點(diǎn)22,11RRRRJS希的GVUIRPIPI1/CR/LU11/SURGI1/L1/SUOIOI126帶負(fù)載饋的感流內(nèi)環(huán)壓外環(huán)17閉環(huán)非主導(dǎo)極點(diǎn)分S3MRRS4NRR則雙環(huán)的希特征222RRRRRRRRNSMSSSSD224223224RCAKP3222512221ACKKKIPP22611221AKKKKIPIP227021AKKII228其中RRNMLCA23222221RRMNNMLCA3212RRRMNNMLCA420RRLCMNA225228012222122232OPIPIIAKKKAKACK229229表K2I3個(gè)個(gè)實(shí)兩個(gè)FL實(shí)是K2I的假實(shí)仍用K2I表則PIPKCKAK22211230IIKAK201231知225228230231基極點(diǎn)配置的雙環(huán)參雙環(huán)的參需兩個(gè)調(diào)之間的響應(yīng)速帶寬的相互響協(xié)調(diào)步FL雜需要反FL試湊用極點(diǎn)配置化過(guò)同時(shí)能高性能指標(biāo)要這具明顯的優(yōu)越性222電電內(nèi)電控制逆變器分析文1詳細(xì)分析感流內(nèi)環(huán)壓外環(huán)性能指感流內(nèi)環(huán)壓外環(huán)不僅響應(yīng)特性且仿真果反映其優(yōu)越的動(dòng)靜態(tài)特性的雙環(huán)果能對(duì)感流進(jìn)行幅值那么在的輸端負(fù)載或其原因的過(guò)流就不會(huì)成的損壞感流幅功能在感流內(nèi)環(huán)壓外環(huán)中很容實(shí)現(xiàn)需要在內(nèi)環(huán)給18值個(gè)幅環(huán)文1“給帶流功能的雙環(huán)27所23本結(jié)本首先引述單相PWM的連續(xù)離散時(shí)間學(xué)型指連續(xù)離散時(shí)間型的差異介紹單相感流內(nèi)環(huán)壓外環(huán)的雙環(huán)基極點(diǎn)配置的這的明顯單且動(dòng)態(tài)響應(yīng)快速穩(wěn)靜態(tài)高同時(shí)指雙環(huán)具自流功能對(duì)在過(guò)流故障情”下提壓流雙環(huán)盡單環(huán)FL雜性能指標(biāo)要極高的27帶流的雙環(huán)GVUIRPIPI1/CSR/LU1URGI1/L1/SUOIOI1193基于FPGA的專用控制芯片設(shè)計(jì)技術(shù)31FPGA器及311選用FPGA設(shè)計(jì)半制ASIC的主要FPGAFIELDPROGRAMMABLEGATESARRAY現(xiàn)列是在PALGAL的基礎(chǔ)之發(fā)起的新型當(dāng)導(dǎo)體工水已經(jīng)達(dá)時(shí)發(fā)GHZFPGA的過(guò)百級(jí)同往的PALGAL相FPGA的時(shí)應(yīng)用主要應(yīng)用下個(gè)面101專用集成ASICFPGA是實(shí)現(xiàn)的個(gè)的途徑其專用集成ASIC的實(shí)現(xiàn)2RANDOMLOGIC用PLA列實(shí)現(xiàn)雖然PLAFPGA速要快是果對(duì)的速要不是很高或不是很鍵這樣的用FPGA是實(shí)現(xiàn)是FPGA實(shí)現(xiàn)的要用PLA能實(shí)現(xiàn)因用FPGA的好是提高的靠性架緊湊3拋“很成的功能能在FPGA中實(shí)現(xiàn)省板的面提高靠性4原型FPGA能是進(jìn)行原型“想的載體實(shí)現(xiàn)成本FL開(kāi)發(fā)周期好得FPGA能取的原型原型的“初架實(shí)現(xiàn)過(guò)FPGA且著項(xiàng)進(jìn)行的逐漸在原型的任何是非容且快速5基FPGA的算引擎過(guò)重新配置在板的FPGA實(shí)現(xiàn)新的算這算很插FPGA的板成FPGA之間是過(guò)線連的基本的思想是或過(guò)的用高級(jí)的綜”術(shù)或人工成化成硬實(shí)現(xiàn)然這硬下載FPGA中這樣會(huì)帶兩個(gè)好不在20的不避免的取指令時(shí)間因FPGA接實(shí)現(xiàn)指令的運(yùn)行速提高100倍FPGA本身就是具行的能這樣能提高的運(yùn)行速6重配置的硬用FPGA成的的具體功能在用過(guò)中這是FPGA吸引人的原因之在遠(yuǎn)CURRENCY1的算個(gè)錯(cuò)誤能需果該FPGA實(shí)現(xiàn)那么這就很容實(shí)現(xiàn)當(dāng)然這樣的FPGA是的對(duì)FPGA實(shí)現(xiàn)專用集成相ASIC的”術(shù)“分相同是基FPGA的ASIC具ASIC所無(wú)的靈性快速性11的ASIC研分步封“終測(cè)試果在交付工作膜任何動(dòng)或在終測(cè)時(shí)發(fā)現(xiàn)陷那么就重新作新的膜然重FL終測(cè)步因素導(dǎo)果研的ASIC量那么其格非昂貴同時(shí)在過(guò)已經(jīng)開(kāi)的任何或錯(cuò)誤是個(gè)災(zāi)現(xiàn)列FPGA的現(xiàn)彌補(bǔ)ASIC的不利用FPGA的在線重性配置算能能在不進(jìn)行流的情”下就成對(duì)原型的FPGA是膜列化“終成的在的表現(xiàn)相差不因?qū)SIC用FPGA在實(shí)現(xiàn)型化集成化高靠性的同時(shí)減FIFIFL成本周期就實(shí)現(xiàn)正的成能避免昂貴的重新過(guò)FPGA的時(shí)應(yīng)用百用IC已經(jīng)成專用集成ASIC的重要載體這是本課題選用FPGAASIC的“主要原因312FPGA的分類”術(shù)I分下類1反型FPGA線用反進(jìn)行次性配置當(dāng)下仍然持配置不需要外“配置是工問(wèn)題很百配置時(shí)間達(dá)分量ASIC212FLASHFPGA配置次不揮發(fā)在內(nèi)成現(xiàn)升級(jí)是格貴3SRAMFPGA是當(dāng)“主流的”術(shù)無(wú)次配置利用內(nèi)的配置需要輔助313FPGA的內(nèi)結(jié)FPGA是的輸/輸IOBINPUT/OUTPUTBLOCKCLBCONFIGURABLELOGICBLOCK連線PLAPROGRAMMABLEINTERCONNECTARRAY單成931所31FPGA內(nèi)“IOB位內(nèi)“周在內(nèi)“列外“封引之間提個(gè)接主要發(fā)單成CLB成FPGA的列能成用指的功能個(gè)CLB主要個(gè)個(gè)發(fā)若內(nèi)“間的相互連接在之間遞信FPGA的功能的配置配置過(guò)內(nèi)連線相應(yīng)的開(kāi)連接起實(shí)現(xiàn)的功能工作時(shí)這配置放在內(nèi)的SRAM或用SRAM的FPGA在工作需要外“載配置配置在外的EPROM或其體人載過(guò)在現(xiàn)的功能所現(xiàn)32FPGA器的選321FPGA器的選的主要22的FPGA類非主要的XILINXALTERAACTEL對(duì)的相的分析參需要實(shí)現(xiàn)的功能要用的FPGA的個(gè)主要指標(biāo)1不FL100000內(nèi)“RAM不22KBYTES2標(biāo)準(zhǔn)50MHZ用單個(gè)功能時(shí)5MHZ3具的I/O能連接個(gè)外“A/DRAM線ISAPCI4單格FL不過(guò)300005配的開(kāi)發(fā)容獲得用322器的選在FPGA個(gè)主要的中XILINXALTERAACTELALTERA的PLD包CPLDFPGA人ALTERA所的看成CPLD這主要是的互連分的其的內(nèi)“連線用連續(xù)互連利用同樣的線實(shí)現(xiàn)單之間的連接這的優(yōu)點(diǎn)是其時(shí)測(cè)果單互連看這樣的CPLDALTERA的FLEXAPEXACEXCYCLONE同時(shí)具FPGA的典型特點(diǎn)細(xì)分的量的因FPGA這樣ALTERA集FPGACPLD兩之優(yōu)點(diǎn)個(gè)面的應(yīng)用需所ALTERA的特點(diǎn)看選用ALTERA的FPGA成中的是的323器的選本文321的選擇標(biāo)準(zhǔn)ALTERA的FLEX10K單CYCLONE列ASIC實(shí)現(xiàn)的成選FLEX10K12是工業(yè)個(gè)列用重的COMSSRAM工連續(xù)的快速道互獨(dú)特的列相同時(shí)的優(yōu)點(diǎn)成列的功能其具高密FL成本FL功特點(diǎn)所穎成當(dāng)ALTERAPLD中應(yīng)用“好的列用其進(jìn)行單功能是用的ALTERA的CYCLONE列13FPGA基15V013MMSRAM工“20060個(gè)單288KBITSRAM該列除提相環(huán)PHASELOCKEDLOOPPLL對(duì)外“時(shí)輸信號(hào)進(jìn)行倍分時(shí)的需外23專的雙倍DOUBLEDATARATEDDR接DDR同步動(dòng)態(tài)SDRAMSYNCHRONOUSDYNAMICRANDOMACCESSMERMORYFCRAMFASTCYCLERAM接的需要外CYCLONE列持IO標(biāo)準(zhǔn)接標(biāo)準(zhǔn)的需要在配置面ALTERACYCLONE列提FL成本的行配置EPCSIEPCS4下面對(duì)CYCLONE列FPGA的主要進(jìn)行要的明1列LABCYCLONEFPGA的個(gè)列LOGICARRAYBLOCKLAB包含10個(gè)基本單LELAB信號(hào)1個(gè)“互連道表LUT級(jí)連連接線同個(gè)LAB內(nèi)的LE過(guò)“互連道遞信號(hào)表級(jí)連連接實(shí)現(xiàn)LAB內(nèi)“LE之間的快速連接級(jí)連連接則成LE之間的連接QUARTUSII的自動(dòng)用“互連表級(jí)連級(jí)連相放在同個(gè)或相LAB中實(shí)現(xiàn)提高的性能的利用CYCLONEFPGA的LAB用專的內(nèi)“的LE提信號(hào)這信號(hào)包時(shí)時(shí)能異步清除同步清除異步置位/載同步載及/減信號(hào)其中過(guò)用減ADDNSUB信號(hào)單個(gè)LE實(shí)現(xiàn)1位的減這特點(diǎn)得在實(shí)現(xiàn)DSP相符號(hào)函時(shí)能LE提高性能2互連CYCLONE中單LEM4K及I/O引之間過(guò)道進(jìn)行互連這道互連MULTITRACKINTERCONNECT基DIRECTDRIVE工該工是性線”術(shù)放在任何CURRENCY1能用相同的線CYCLONE中專用的行互連道主要包下面兩線相列LAB之間的接DIRECTLINKINTERCONNECT連接越4個(gè)LAB的行互連道R4INTERCONNECTLABM4K用接連接動(dòng)的LAB或M4K這樣不需要相用行互連R4INTERCONNECT實(shí)現(xiàn)之間的快速信R4INTERCONNECT越4個(gè)LAB或兩個(gè)LAB個(gè)M4K用實(shí)現(xiàn)LAB之間的快行連接R4INTERCONNECT動(dòng)的R4INTERCONNECTLAB動(dòng)的范圍外R4INTERCONNECT行互連道動(dòng)C4INTERCONNECT列互連道CYCLONE的列互連道行互連類似這里不作介紹述CYCLONE互連的特點(diǎn)單之間過(guò)徑實(shí)現(xiàn)24快速信且行互連道列互連道越的離這越的線的性能測(cè)能實(shí)現(xiàn)對(duì)時(shí)間的準(zhǔn)且利中對(duì)FI的抑3EMBEDDEDMEMORY用的CYCLONEEP1C6提20個(gè)M4KRAMBITS量達(dá)9216K這WK配置RAMROM及FIFO持獨(dú)時(shí)輸/輸時(shí)/寫(xiě)時(shí)這里不作介紹外M4K個(gè)提1位位的性4時(shí)網(wǎng)絡(luò)相環(huán)PLLCYCLONE的時(shí)網(wǎng)絡(luò)中所提快速的時(shí)線道外“引輸?shù)男盘?hào)時(shí)能異步/同步用該線外內(nèi)“的時(shí)信號(hào)清除信號(hào)能信號(hào)或其的信號(hào)能動(dòng)時(shí)網(wǎng)絡(luò)對(duì)中的時(shí)清除能信號(hào)QUARTUSII自動(dòng)用時(shí)網(wǎng)絡(luò)線鍵信號(hào)則過(guò)綜的選項(xiàng)LOGICOPTION用時(shí)網(wǎng)絡(luò)減線提高的性能靠性CYCLONE的時(shí)網(wǎng)絡(luò)相環(huán)時(shí)提的除外“輸?shù)臅r(shí)50MHZ外中需要個(gè)的時(shí)信號(hào)A/D樣時(shí)2MHZ相所用時(shí)5MHZCYCLONE內(nèi)“的個(gè)PLL3個(gè)時(shí)輸端CYCLONE外的其提時(shí)信號(hào)述3個(gè)時(shí)輸時(shí)的倍或分置相對(duì)輸時(shí)INCLK0的相位偏移調(diào)輸時(shí)的空極的減時(shí)的FL雜性CYCLONE內(nèi)的相環(huán)PLL時(shí)的帶極的靈性綜ALTERA的FLEX10KCYCLONE列成我“用的其中FLEX10K主要用單功能的CYCLONE則用個(gè)實(shí)現(xiàn)33發(fā)331QUARTUSIIQUARTUSII14是ALTERA的開(kāi)發(fā)是個(gè)高集成的高環(huán)境包含中所的輸綜優(yōu)化時(shí)分析仿真及功能QUARTUSII用且對(duì)ALTERA列的配置性能“優(yōu)異持的非廣泛包APEX20KAPEX20KCARMBASEDEXCALIBURCYCLONEFLEXMERCURYMIPSBASEDEXCALIBUR用25POWERFIT配”術(shù)LOGICLOCK增強(qiáng)”術(shù)提高持百級(jí)的QUARTUSIIEDIF網(wǎng)表文VHDL網(wǎng)表文VERILOGHDL網(wǎng)表文其他EDA工具提的接在QUARTUSII集成環(huán)境中自動(dòng)運(yùn)行其他EDA工具對(duì)工具提好的持新增SIGNALTAPII分析能獲顯單SOPC中實(shí)時(shí)信號(hào)的態(tài)過(guò)下載CURRENCY1在算中FPGA內(nèi)“點(diǎn)信號(hào)得開(kāi)發(fā)在個(gè)過(guò)中級(jí)的速硬的交互作用332SYNPLIFYPROSYNPLIFYPRO1516是SYNPLICITY所“FPGA綜工具其獨(dú)的特性極快的運(yùn)算速成業(yè)的“流行的是“強(qiáng)的綜工具且調(diào)試優(yōu)化功能用SYNPLIFYPRO提高FPGA的性能開(kāi)發(fā)的時(shí)間果對(duì)項(xiàng)進(jìn)步的要個(gè)的不同本SYNPLIFYPRO提這樣的功能SYNPLIFYPRO下優(yōu)點(diǎn)1BEST算對(duì)進(jìn)行體優(yōu)化的工具相在極的時(shí)間內(nèi)對(duì)個(gè)優(yōu)化2SCOPE對(duì)次的能綜過(guò)3自動(dòng)對(duì)鍵徑時(shí)優(yōu)化提高性能達(dá)254持VERILOGHDLVHDL及CURRENCY1的5充分持VERILOGHDLVHDL的“新標(biāo)準(zhǔn)6自動(dòng)對(duì)ROM流水線達(dá)快的性能7自動(dòng)選擇態(tài)的“優(yōu)達(dá)“快的性能能快速調(diào)試看中的所的態(tài)8集成工具的接流行的仿真工具輸工具之間實(shí)現(xiàn)互相標(biāo)9在時(shí)原之間對(duì)鍵徑交互標(biāo)10創(chuàng)建FI針任何信號(hào)連的引測(cè)試不11CURRENCY1FL感快速CURRENCY1寫(xiě)HDL自動(dòng)對(duì)VERILOGHDLVHDL進(jìn)行12自動(dòng)RAM減工化RAM的正情”下QUARTUSIISYNPLIFYPRO過(guò)ALTERA的NATIVELINK實(shí)現(xiàn)無(wú)接333MODELSIM26MENTORGRAPHICS的MODELSIM1718是業(yè)好的仿真工具其仿真功能強(qiáng)且化面好且具信號(hào)進(jìn)流在FPGA的流中仿真包含在過(guò)的環(huán)中的正性MODELSIM不僅成的功能R