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實(shí)驗(yàn)二用PLD實(shí)現(xiàn)組合邏輯電路,用QUARTUS II軟件環(huán)境設(shè)計、仿真、下載、實(shí)驗(yàn)驗(yàn)證邏輯功能 1.3-8譯碼器 2.BCD-7段譯碼器 3.用十六進(jìn)制全加器實(shí)現(xiàn) 十進(jìn)制全加器,CPLD應(yīng)用講授內(nèi)容,CPLD的簡介 EDA 工具QUARTUS II 快速入門電腦輔助數(shù)字電路設(shè)計 3-8譯碼器設(shè)計、實(shí)現(xiàn)過程,CPLD集成單元的內(nèi)部結(jié)構(gòu),FPGA/CPLD的制造技術(shù),FPGA/CPLD以CMOS為制作程序 目前共有EPROM、 EEPROM 、FLASH、 SRAM及Anti-Fuse等五種制造技術(shù)。,QUARTUS II設(shè)計流程,數(shù)字邏輯電路設(shè)計環(huán)境,1、建立項(xiàng)目,選擇File,2、設(shè)計輸入,雙擊空白處,選擇器件,完成圖形輸入,3、編譯項(xiàng)目,4、仿真項(xiàng)目,雙擊左鍵,雙擊左鍵,存盤,5、引腳分配,存盤，再編譯,6、下載,實(shí)驗(yàn)報告要求,總結(jié)QUARTURS II操作步驟 設(shè)計過程及原理電路圖 測試結(jié)果或仿真波形圖 預(yù)習(xí) 1、用Verilog HDL設(shè)計七段譯碼器 2、用十六進(jìn)制全加器實(shí)現(xiàn)十進(jìn)制全加器,

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