數(shù)字集成電路基本單元與版圖.ppt

1、五 數(shù)字集成電路基本單元與版圖,7.1 TTL基本電路 7.2 CMOS基本門電路及版圖實現(xiàn) 7.3 CMOS觸發(fā)器設計 7.4 數(shù)字電路標準單元庫設計 7.5 焊盤輸入輸出單元 7.6 了解CMOS存儲器,7.1 TTL基本電路,圖7.1 TTL反相器的基本電路,圖7.3 具有多發(fā)射極晶體管的3輸入端與非門電路： （a）電路圖，（b）符號,圖7.4 TTL或非門 (a) 電路圖 (b) 符號,7.2 CMOS反相器,1. 電路圖 標準的CMOS反相器 電路如圖所示。 注意1： NMOS和PMOS的襯底是分開的， NMOS的襯底接最低電位地， PMOS的襯底接最高電位Vdd。,另外一種符號表示

2、,注意2： NMOS的源極接地， 漏極接高電位； PMOS的源極接Vdd， 漏極接低電位。 注意3： 輸入信號Vi對兩管來說， 都是加在g和s之間， 但是由于NMOS的s接地， PMOS的s接 Vdd，所以Vi對兩管來說參考電位是不同的。,2. 轉移特性,在分析CMOS反相器的特性時，注意如下事實： 在電路中，PMOS和NMOS地位對等，功能互補 它們都是驅動管，都是有源開關，部分的互為負載： 它們都是增強型 MOSFET 對于NMOS有 對于PMOS有 對輸入和輸出信號而言，PMOS和NMOS是并聯(lián)的,Vi Vtn 導通,Vi Vdd - |Vtp| 截止 Vi Vdd - |Vtp| 導通

3、,2. 轉移特性（續(xù)）,在直流電路上，PMOS和NMOS串聯(lián)連接在Vdd 和地之間，因而有 Idsn從NMOS的d流向s，是正值, Idsp從PMOS的d流向s，是負值。,Vdsn - Vdsp = Vdd,2. 轉移特性（續(xù)）,把PMOS視為NMOS的負載，可以像作負載線一樣，把PMOS的特性作在NMOS的特性曲線上。如圖所示,轉移特性（續(xù)）,整個工作區(qū)可以分為五個區(qū)域來討論： 1. A區(qū)：0 Vi Vtn NMOS截止 Idsn = 0 PMOS導通 Vdsn = Vdd Vdsp = 0 等效電路如右圖所示。,轉移特性（續(xù)）,2. B區(qū)： Vtn Vi Vdd NMOS導通，處于飽和區(qū)，

4、等效于一個電流源： 稱之為NMOS平方率跨導因子。 PMOS等效于非線性電阻： 稱之為PMOS平方率跨導因子。 在Idsn的驅動下，Vdsn自Vdd下降, |Vdsp|自0V開始上升。等效電路如圖所示。,轉移特性（續(xù)）,3. C區(qū)： Vi Vdd NMOS導通，處于飽和區(qū)， PMOS也導通， 處于飽和區(qū)， 均等效于一個電流源，等效電路如右圖所示。此時有，,轉移特性（續(xù)）,兩個電流必須相等，即 Idsn = Isdp，所以 如果n=p，且有 Vtn= -Vtp，則有 Vi = Vdd/2 但是，n (2-3) p，所以應有 Wp/Lp 2.5 Wn/Ln 由n=p，Vtn= -Vtp和Vi =

5、Vdd/2，應有 VO = Vdd/2,轉移特性（續(xù)）,比(n/p)對轉移特性的影響，如下圖所示。,轉移特性（續(xù)）,4. D區(qū)： Vdd/2 Vi Vdd/2 +Vtp 與B區(qū)情況相反： PMOS導通，處于飽和區(qū)， 等效一個電流源： NMOS強導通，等效于非線性電阻： 等效電路如圖所示。,轉移特性（續(xù)）,5. E區(qū)：Vi Vdd +Vtp PMOS截止， NMOS導通。 Vdsn = 0 |Vdsp| = Vdd Idsp = 0 等效電路如圖所示。,轉移特性（續(xù)）,綜合上述討論，CMOS反相器的轉移特性和穩(wěn)態(tài)支路電流如圖所示。,轉移特性（續(xù)）,PMOS和NMOS在5個區(qū)域中的定性導電特性。,

6、轉移特性（續(xù)）,對于數(shù)字信號，CMOS反相器靜態(tài)時，或工作在A區(qū)， 或工作在E區(qū)。 此時有： Vi = 0 (I = 0)Vo = Vdd( O = 1 ) Vi = Vdd (I = 1)Vo = 0 ( O = 0 ) 從一種狀態(tài)轉換到另一種狀態(tài)時，有： (I = 0) (I = 1) (I =1) (I = 0),Is-s 0 Ptr 0,Is-s= 0 Pdc= 0,轉移特性（續(xù)）,對于模擬信號，CMOS反相器必須工作在B區(qū)和D區(qū)之間，反相器支路始終有電流流通， 所以 Is-s 0， Pdc 0 。,3. CMOS反相器的瞬態(tài)特性,研究瞬態(tài)特性與研究靜態(tài)特性不同的地方在于必須考慮負載電

7、容（下一級門的輸入電容）的影響。 脈沖電路上升，下降和延遲時間的定義，即如圖所示。 tr ： (Vo=10%VomaxVo=90%Vomax) tf ： (Vo=90%VomaxVo=10%Vomax) td ： (Vi=50%VimaxVo=50%Vomax),i) Vi從1到0, CL充電。 在此過程中，NMOS和PMOS源、漏極間電壓的變化過程為：Vdsn：0Vdd |Vdsp|：Vdd0 ，即 123原點,CMOS反相器的瞬態(tài)特性,考慮到上拉管導通時先為飽和狀態(tài)而后為非飽和狀態(tài)，故輸出脈沖上升時間可分為兩段來計算。,CMOS反相器的瞬態(tài)特性,a、飽和狀態(tài)時 假定VC(0)=0, 恒流充

8、電時間段有 積分得 ，,CMOS反相器的瞬態(tài)特性,b、 非飽和狀態(tài)時 線性充電時間段有， 積分得， 經變量代換，部分分式展開，可得， 總的充電時間為， tr=tr1+tr2 如果Vtp = -0.2 Vdd，則,CMOS反相器的瞬態(tài)特性,ii) Vi從0到1, CL放電 NMOS的導通電流開始為飽和狀態(tài)而后轉為非飽和狀態(tài)，故與上面類似，輸出脈沖的下降時間也可分為兩段來計算。如圖所示。,CMOS反相器的瞬態(tài)特性,a、飽和狀態(tài) 假定VC(0)=Vdd，恒流放電時間段有， 積分得，,CMOS反相器的瞬態(tài)特性,b、非飽和狀態(tài) 線性放電時間段有，,CMOS反相器的瞬態(tài)特性,總的放電時間為 tf = tf

9、1 + tf2 如果Vtn = 0.2 Vdd，則 如果Vtn = |Vtp|，bn=bp，則 tr = tf CMOS的輸出波形將是對稱的。,CMOS反相器的瞬態(tài)特性,反相器電路圖到符號電路版圖的轉換,（a）電路圖，（b）漏極連線，（c）電源與地線連線，（d）柵極與輸入輸出連線,圖7.20 各種形式的反相器版圖,（a）垂直走向MOS管結構， （b）水平走向MOS管結構， （c）金屬線從管子中間穿過的水平走向MOS管結構， （d）金屬線從管子上下穿過的水平走向MOS管結構 （e）有多晶硅線穿過的垂直走向MOS管結構,（a）,（b）,（c）,（d）,（e）,NWELL(N阱),Poly(多晶硅)

10、,P+(P擴散),N+(N擴散),Contact(接觸孔),Metal(金屬),反相器版圖,CMOS層次,MASK1#,MASK2#,MASK3#,MASK4#,MASK5#,MASK6#,掩模版層次,并聯(lián)反相器版圖,（a）直接并聯(lián)，（b）共用漏區(qū)，（c）星狀連接,4 CMOS與非門和或非門,與非門和或非門電路：（a）二輸入與非門， b）二輸入或非門,（a）二輸入與非門,b）二輸入或非門,與非門的版圖,（a）按電路圖轉換，（b）MOS管水平走向設計,（a）,（b）,NWELL(N阱),Poly(多晶硅),P+(P擴散),N+(N擴散),Contact(接觸孔),Metal(金屬),CMOS層次

11、,MASK1#,MASK2#,MASK3#,MASK4#,MASK5#,MASK6#,掩模版層次,與非門和或非門的版圖,或非門版圖,（a）輸入向右引線，（b）輸入向上引線,（a）,（b）,多輸入與非門,多輸入或非門,5 CMOS復雜邏輯門,1、Z=A（B+C）,該類電路的優(yōu)點：在實現(xiàn)同樣邏輯運算的基礎上 大大節(jié)約器件的數(shù)量。,6 動態(tài)邏輯門電路（鐘控邏輯門電路）,類似于前面看到過的高阻的三態(tài)倒相器. 當 f1 為高電平時，門工作就象一個倒相器. OUT=/IN 當 f1 為低電平時, 輸出變成高阻態(tài)，OUT=Z,預充求值邏輯 PE (Pre-charge-Evaluate) Logic,該電路

12、正常工作時可以分為兩個階段： I）當 f1 為低電平時，預充晶體管導通(ON)，求值晶體管截至(OFF)，對輸出結點進行充電. II）當 f1 為高電平時，預充晶體管截至(OFF)，求值晶體管導通 (ON)，根據(jù)輸入信號對輸出結點進行求值.,7 CMOS傳輸門和開關邏輯,工作原理 傳輸門：（a）電路（b）符號; (c) 開關邏輯與或門,（a）,（b）,（c）,工作原理 (續(xù)),（a）“異或”和（b）“異或非”門電路,（a）,（b）,工作原理 (續(xù)),不同功能的線或電路：（a）電路圖，（b）邏輯圖,（a）,（b）,CMOS傳輸門版圖實現(xiàn),三態(tài)門：（a）常規(guī)邏輯門結構，（b）帶傳輸門結構,三態(tài)門,

13、三態(tài)門版圖,驅動電路,驅動電路的結構示意圖,驅動電路版圖,1. RS觸發(fā)器,The Set-Reset Flip-Flop Based on NAND Gates,7.3 CMOS觸發(fā)器設計,The Set-Reset Flip-Flop Based on NOR Gates,注意當兩個輸入同時為高時，輸出是有病的(invalid)，此時兩個輸出均為低電平.,2. 鎖存器(電平敏感),A ) 當E=1時，T1導通，T2截止 Q=D B ) 當E=0時，T1截止，T2導通 Qn+1=Qn,E,D,Q,該鎖存器的波形圖,3. D觸發(fā)器(邊沿觸發(fā)）,一種實現(xiàn)邊沿D觸發(fā)器的方法是用反饋倒相器和傳輸門.

14、 邊沿觸發(fā)操作由主-從結構保證.,(邊沿觸發(fā)D觸發(fā)器）,CLK,D,Q,B,波形圖,CLK：時鐘信號CLR： 清零信號SET： 置位信號,7.4 數(shù)字電路標準單元庫設計,基本原理 標準單元設計流程圖,庫單元設計,標準單元庫中的單元電路是多樣化的，通常包含上百種單元電路，每種單元的描述內容都包括： （1）邏輯功能； （2）電路結構與電學參數(shù)； （3）版圖與對外連接端口的位置； 對于標準單元設計EDA系統(tǒng)而言，標準單元庫應包含以下三個方面的內容： （1）邏輯單元符號庫與功能單元庫； （2）拓撲單元庫； （3）版圖單元庫。,庫單元設計 (續(xù)),下圖給出了一個簡單反相器的邏輯符號、單元拓撲和單元版圖

15、（a）邏輯符號（b）單元拓撲（c）單元版圖,7.4 焊盤輸入輸出單元,7.4.1 輸入單元 輸入單元主要承擔對內部電路的保護，一般認為外部信號的驅動能力足夠大，輸入單元不必具備再驅動功能。因此，輸入單元的結構主要是輸入保護電路。 為防止器件被擊穿，必須為這些電荷提供“泄放通路”，這就是輸入保護電路。輸入保護分為單二極管、電阻結構和雙二極管、電阻結構。,輸入單元(續(xù)),單二極管、電阻保護電路 雙二極管、電阻保護電路,7.4.2 輸出單元,反相輸出I/OPAD 顧名思義，反相輸出就是內部信號經反相后輸出。這個反相器除了完成反相的功能外，另一個主要作用是提供一定的驅動能力。圖9.37是一種p阱硅柵C

16、MOS結構的反相輸出單元，由版圖可見構造反相器的 NMOS管和PMOS管的尺寸比較大，因此具有較大的驅動能力。,輸出單元 (續(xù)),p阱硅柵CMOS反相輸出I/OPAD,輸出單元 (續(xù)),去鋁后的反相器版圖,輸出單元 (續(xù)),大尺寸NMOS管版圖結構和剖面,輸出單元 (續(xù)),反相器鏈驅動結構 假設反相器的輸入電容等于Cg，則當它驅動一個輸入電容為fCg的反相器達到相同的電壓值所需的時間為f。如果負載電容CL和Cg的CL/Cg = Y時，則直接用內部反相器驅動該負載電容所產生的總延遲時間為ttol = Y。 如果采用反相器鏈的驅動結構，器件的尺寸逐級放大f倍，則每一級所需的時間都是f ，N級反相器

17、需要的總時間是Nf。由于每一級的驅動能力放大f倍，N級反相器的驅動能力就放大了f N倍，所以f NY。對此式兩邊取對數(shù)，得： N=lnY/lnf 反相器鏈的總延遲時間ttol =N*f*=(f/lnf)*lnY,輸出單元 (續(xù)),直接驅動和反相器鏈驅動負載時的延遲時間曲線,輸出單元 (續(xù)),B. 同相輸出I/OPAD 同相輸出實際上就是“反相反相”，或采用類似于圖9.40所示的偶數(shù)級的反相器鏈。為什么不直接從內部電路直接輸出呢？主要是驅動能力問題。利用鏈式結構可以大大地減小內部負荷。即內部電路驅動一個較小尺寸的反相器，這個反相器再驅動大的反相器，在同樣的內部電路驅動能力下才能獲得較大的外部驅動

18、。,輸出單元 (續(xù)),C. 三態(tài)輸出I/OPAD 所謂三態(tài)輸出是指單元除了可以輸出“0”，“1”邏輯外，還可高阻輸出，即單元具有三種輸出狀態(tài)。同樣，三態(tài)輸出的正常邏輯信號也可分為反相輸出和同相輸出。圖9.42是一個同相三態(tài)輸出的電路單元的結構圖。 同相三態(tài)輸出單元電路結構,輸出單元 (續(xù)),同相三態(tài)輸出單元版圖,輸出單元 (續(xù)),D. 漏極開路輸出單元 漏極開路結構實現(xiàn) 的線邏輯,7.4.3 輸入輸出雙向三態(tài)單元（I/O PAD）,在許多應用場合，需要某些數(shù)據(jù)端同時具有輸入、輸出的功能，或者還要求單元具有高阻狀態(tài)。在總線結構的電子系統(tǒng)中使用的集成電路常常要求這種I/OPAD。 輸入、輸出雙向三

19、態(tài)單元電路原理圖,7.5 了解CMOS存儲器,半導體存儲器類型一覽,存儲單元的等效電路,(a)DRAM；(b)SRAM；(c)掩膜型(熔絲)ROM；(d)EPROM(EEPROM)；(e)FRAM,7.5.1動態(tài)隨機存儲器（DRAM）,A. DRAM單元的歷史演變過程 (a)含兩個存儲節(jié)點的四晶體管DRAM單元；(b)含兩條位線和兩條字線的三晶體管DRAM單元；(c)含兩條位線和一條字線的雙晶體管DRAM單元；(d)含一條位線和一條字線的單晶體管DRAM單元,三晶體管DRAM單元的工作原理,上拉和讀寫電路的三晶體管DRAM單元,工作原理(續(xù)）,對三晶體管DRAM單元進行四個連續(xù)操作：寫入“l(fā)”，讀取“1”，寫入“0”和讀取“0”時的典型電壓波形,在預充電周期電流通過MPl和MP2開始對列電容C2和C3進行充電,工作原理(續(xù)）,在寫“l(fā)”時序中電容Cl和C2的電荷共享,在讀取“l(fā)”過程中列電容C3通過晶體管M2和M3進行放電,工作原理(續(xù)）,在寫0”時序過程中C1和C2通過M1和數(shù)據(jù)寫入晶體管放電,在讀取“0”