VHDLEDA試題及答案

1、1. 模塊聲明包括模塊名字，模塊輸入端口列表、輸出端口列表幾個模塊。2. 在選擇具體器件并完成布局布線后進行的包含延時的仿真稱為時序仿真后仿真。3. 目前國際上較大的PLD器件制造公司有 altera 和 xilinx 公司。4. 某PLD結(jié)構(gòu)如圖所示，從該結(jié)構(gòu)可知，該PLD屬于PROM器件，若Ao和Ai為輸入變量，則輸出F1、Fo的表達式為F|=AAo、F0=AoA?！纠斫狻俊疽阎v】5. 寫出下列縮寫的中文含義：（已講）【識記】【已講】ASIC:專用集成電路RTL:寄存器傳輸級FPGA:現(xiàn)場可編程門陣列SOPC:可編程片上系統(tǒng)CPLD:復(fù)雜可編程邏輯器件LPM :參數(shù)可定制宏模塊庫EDA:電

2、子設(shè)計自動化 IEEE: 電子電氣工程師協(xié)會IP:知識產(chǎn)權(quán)核ISP :在系統(tǒng)可編程PROM:可編程只讀存儲器PLA:可編程邏輯陣列PAL:可編程陣列邏輯GAL： 通用陣列邏輯6. Verilog 程序由符號流構(gòu)成，符號包括空白符、注釋、操作符、數(shù)字、字 符串、標識符、關(guān)鍵字等構(gòu)成?！咀R記】【已講】7. 在表達式中可任意選中向量中的一位或相鄰幾位，分別稱為位選擇和域選 擇，例如：位選擇 A=mybyte6; 域選擇 B=mybyte5:2;二.簡答題1.基于FPGA/CPLD的數(shù)字系統(tǒng)設(shè)計流程包括哪些步驟？（或者改為簡述基于Quartus II進行EDA設(shè)計開發(fā)的流程?）【已講】【理解】2.2.

3、簡要說明仿真時阻塞賦值與非阻塞賦值的區(qū)別【已講】【答】非阻塞(non-blocking) 賦值方式(b = a)b的值被賦成新值a的操作,并不是立刻完成的，而是在塊結(jié)束時才完成；塊 內(nèi)的多條賦值語句在塊結(jié)束時同時賦值；硬件有對應(yīng)的電路。阻塞(blocking)賦值方式(b = a):b的值立刻被賦成新值 a；完成該賦值語句后才能執(zhí)行下一句的操作；硬件沒有對應(yīng)的電路，因而綜合結(jié)果未知。3. module AAA(a ,b );定義模塊名為 AAA端口為a, boutput a ;定義a為輸出端口in put 6:0 b ;定義b為輸出端口， b為7位二進制數(shù)reg2:0 sum;sum為reg型

4、變量，用于統(tǒng)計贊成的人數(shù)in teger i;定義整型變量i為循環(huán)控制變量reg a ;定義a為寄存器變量always (b)過程語句，敏感變量為 bbegi n語句塊sum = 0;sum初值為0for(i = 0;i=6;i = i+1)for語句，統(tǒng)計 b為1的個數(shù)條件語句sum = sum+1;只要有人投贊成票，則 sum加1if(sum2) a = 1;若超過 4人贊成，則表決通過enden dmoduleelsea = 0;若不至y 4人，貝y不通過本程序的邏輯功能是:7 人投票表決器二.程序設(shè)計題程序設(shè)計題1.用verilog中的門級結(jié)構(gòu)描述描述如下電路,并說明該電路的功能?！疽?/p>

5、講】module mux4_1a(out,i n1,in 2,i n3,i n4 ,s0,s1);in put in 1,i n2,i n3,i n4,s0,s1;output out;wire s0_n,s1_n ,w,x,y,z;n ot (s0_ n,sO);not (s1 _n ,s1);and (w,i n1,s0_ n,s1_n ),(x,i n2,s0_ n,s1),(y,i n3,s0,s1 _n ),(z,i n4,s0,s1);or (out,w,x,y,z);en dmodule功能：四選一選擇器2.2.用Verilog HDL 語言設(shè)計4位（n位的話只要把程序中3:0改

6、位n-1:0即可）二進制加法器。其中加數(shù)為ina，被加數(shù)為inb，和為sum,進位為cout。! add4 bin:ina3.0J inb30coutsurr3,.OInst【答】程序如下: in put3:0 in a,i nb;output3:0 sum;output cout;assig n cout,sum=ina+inb;en dmodulemodule ad.d4_blncout-rsuni, into); injut3:0inb:output3:0 sum;output co at-;ess i Gouv, 5uki =ina-t-inJo;enimodule3. 3.設(shè)計一個帶

7、有異步復(fù)位控制端和時鐘使能控制端的可預(yù)置的10進制計數(shù)器。端口設(shè)定如下：輸入端口：CLK為時鐘，RST為復(fù)位端，EN為時鐘使能端，LOAD為置位控制端，DIN為置位數(shù)據(jù)端；輸出端口：COUT為進位輸出端，DOUT為計數(shù)輸出端?！敬稹俊境绦颉縨odule CNT10 (CLK,RST,EN,LOAD,COUT,DOUT,DATA);in put CLK,EN,RST,LOAD ;in put 3:0 DATA ;output 3:0 DOUT ;output COUT ;reg 3:0 Q1 ;reg COUT ;assig n DOUT = Q1;always (posedge CLK or

8、n egedge RST)begi nQ1 = 0;elseif (EN)beginif (!LOAD) Q1 = DATA;else if (Q19)Q1 = Q1+1; elseQ1 = 4b0000; endendalways (Q1)beginif (Q1=4h9)COUT = 1b1;elseCOUT = 1b0;endendmodulemodule CNT10 (CLK,RST,ENrLOAD#COUT,DOUTZBATA): input CLKZ EM,RST,LOAD :input 3:0 DATA :output 3:0 DOUT :output COUT ;reg 3:0 QI ;reg COUT ;assign. DOUT = QI;always (posedge CLR or negedge RST) beginif (!RST)QI = 0;elsei (EN)begini