用FIFO設(shè)計AD與DSP之間的接口

1、用FIFO設(shè)計A/D與DSP之間的接口摘要：在采用CCD對非透明薄板厚度的測量系統(tǒng)設(shè)計中，采用高速A/D和DSP等器件進(jìn)行電路設(shè)計可以確定CCD的像點(diǎn)位置。由于A/D轉(zhuǎn)換器的采樣速率和DSP的工作時鐘頻率相差非常大，為了提高DSP的工作效率，避免數(shù)據(jù)丟失和控制方便，采用小容量的FIFO作為兩者之間的接口可以產(chǎn)生很好的效果。關(guān)鍵詞：A/D; DSP FIFO1 前言在使用CCD對非透明薄板厚度的測量系統(tǒng)設(shè)計中，筆者采用高速A/D和DSP等器件設(shè)計信號采 集和處理電路來確定CCD的像點(diǎn)位置。其具體電路如圖1所示，該信號采集和處理電路由CCD驅(qū)動電 路、加法電路、濾波放大等信號預(yù)處理電路、A/D轉(zhuǎn)換

2、電路、FI FO、DSP電路、時序與邏輯控制 產(chǎn)生電路、USE總線接口電路等組成。其中DSP芯片選用TI公司生產(chǎn)的TMS320C6211高 速數(shù)字信號處理芯片它主要用于對A/D轉(zhuǎn)換后的數(shù)據(jù)進(jìn)行插值和重心算法處理，從而確定CCD上像元的位置，然后把處理后的數(shù)據(jù)通過USE總線傳輸?shù)絇C機(jī)進(jìn)行厚度計算、結(jié)果顯示、存儲等后續(xù)處理。該電路所需的時鐘信號和采樣邏輯控制時序由一片F(xiàn)PGA芯片產(chǎn)生。當(dāng)模擬信號由ADC轉(zhuǎn)換成數(shù)字信號后，往往都需要輸入DSPs的CPU作進(jìn)一步處理。但A/D 轉(zhuǎn)換后數(shù)據(jù)輸出與DSP的讀外部數(shù)據(jù)的時鐘很難精確地配合。即使DSP能讀取到外部總線上的數(shù)據(jù)， 由于A/D速率是4MHz,DS

3、P外部存儲器時鐘為9 0MHz，為了讀到總線上的數(shù)據(jù)，DSP外部 存儲器讀寫時鐘也必須控制在4 MHz，這樣就大大降低了DSP的使用效率，同時再加上DSP處理數(shù) 據(jù)也需要一定的時間，而不能一味地讀取外部數(shù)據(jù)。所以，為了控制方便，避免數(shù)據(jù)丟失，設(shè)計時應(yīng)采用 小容量的FIFO作為兩者之間的接口。本設(shè)計選用的FIFO芯片是Cypress公司的CY7C42 5 - 2 5 ns。該芯片容量為1kX9bit，存取時間最大為25ns，讀寫周期最小為35ns。該器件具有半滿（HF）、全滿（FF）和空（EF）三個標(biāo)志位輸岀，可以同時滿足深度和寬度級聯(lián)的 需要。圖12 DSP與FIFO芯片的工作原理2.1 FI

4、FO讀寫過程FIFO的一次讀寫過程如圖2所示，由于FIFO是順序讀取數(shù)據(jù)，因此只需提供讀寫和其它控制信號線，而不需要一般RAM所需的地址線。若將兩路A/D輸出的數(shù)據(jù)存入FIFO中，每片F(xiàn)IFO用8bit 兩片F(xiàn)IFO即可級聯(lián)構(gòu)成16bit的數(shù)據(jù)寬度。由于FIFO采用的是5V供電，所 以經(jīng)電壓轉(zhuǎn)換器件7 4LVTH 2 4 4可將5V數(shù)據(jù)信號電平轉(zhuǎn)換成3 .3V，然后與DSP的16Ei t外部數(shù)據(jù)總線相連。再由FIFO的半滿信號HF作為外部中斷信號，當(dāng)FIFO存儲器半滿時，便可 由HF經(jīng)邏輯處理后向DSP發(fā)出中斷申請INT4。由于外部FIFO占用著DSP的CEO空間，所以讀信號的邏輯關(guān)系為：R=

5、CE0 + ARE，啟動DSP的EDMA(Enhanced Direct Memory Access )通道傳輸，可將FIFO中的數(shù)據(jù)讀入內(nèi)部RAM中，這樣，在FIFO輸出數(shù)據(jù)的同時，也將A/D轉(zhuǎn)換的數(shù)據(jù)寫入了FIFO中，從而達(dá)到了同時讀寫的目的。使用EDM A方式傳輸數(shù)據(jù)的好處在于：EDMA控制器可以獨(dú)立于CPU工作，從而可方便地實(shí)現(xiàn)片內(nèi)存儲器、片 內(nèi)外設(shè)以及外部存儲空間之間的數(shù)據(jù)轉(zhuǎn)移。由外部中斷INT4啟動EDMA傳輸，可以大大提高傳輸速 率和CPU的工作效率DSP讀完2 0 4 8個數(shù)據(jù)后即開始處理，處理完后便可以在一次掃描結(jié)束與下 一次掃描尚未開始的時間內(nèi)將16Eit計算結(jié)果數(shù)據(jù)輸岀，

6、總的處理時間為一個幀周期。FIFO的寫 信號可由FPGA產(chǎn)生，并可在A/D轉(zhuǎn)換結(jié)束后向FIFO寫數(shù)據(jù)。另外，在每一幀處理之后，還應(yīng)由 FPGA輸出控制信號以對FIFO進(jìn)行初始化，然后重新輸入下一幀數(shù)據(jù)。2.2 DSP的讀時序設(shè)計DSP可以通過硬件的ARDY信號和軟件設(shè)置來達(dá)到與異步外設(shè)之間進(jìn)行通訊的目的DSP工作 時，硬件ARDY信號應(yīng)始終有效。而如果采用軟件設(shè)置方法，則設(shè)計時需要考慮以下幾點(diǎn)：(1 ) SETUP 1;(2 ) STROEEtacc + tsu)ECLK;(3 ) STOBE trp ECLK ;(4 ) SETUP +STROBE + HOLDtrc ECLK ;其中，SE

7、TUP、 STROBE和HOLD是需要在EMIFCEO空間控制寄存器中配置的讀信號的三個狀態(tài)信號；tacc是FIFO的存取時間 (W25ns)，tsu是數(shù)據(jù)建立時間(15ns)， trp是讀脈沖寬度(25ns)，trc是FIFO的讀周期(35ns)。由于本設(shè)計中DSP的內(nèi)部時鐘為15 0MHz，外設(shè)時鐘ECLK為90MHz，所以，最后設(shè)定SETUP=1、STRO BE=2、HOLD=2來滿足DSP與異步FIFO接口的要求。2.3軟件設(shè)計圖3所示是該系統(tǒng)中DSP的軟件流程圖。由于TMS320C6211采用ROM加載的芯片自舉 模式，因此，在芯片復(fù)位過程中，EDMA將從位于外部CE1空間的EEPROM中拷貝1kB數(shù)據(jù)到 地址0處，并在傳輸結(jié)束后，使CPU退出復(fù)位狀態(tài)，同時從地址0處開始執(zhí)行指令。由于主程序大小要 大于1kB，所以需要編寫B(tài)OOTLOAD(大小小于1kB )程序，以使其在復(fù)位后將程序從外部EEPROM拷貝到內(nèi)部程序RAM中運(yùn)行。在圖3所示的主程序流程圖中，當(dāng)系統(tǒng)上電復(fù)位后，首先應(yīng)進(jìn) 行DSP的初始化，接著進(jìn)行EDMA的中斷使能和初始化，然后由FIFO的半滿信號啟動EDMA傳 輸和由其觸發(fā)中斷程序。當(dāng)傳輸完