Proteus及Cadence實訓課程設計差動運算放大器設計

1、武漢理工大學Proteus及Cadence實訓課程設計說明書 課程設計任務書 學生姓名： 專業(yè)班級： 指導教師： 工作單位： 信息工程學院 題 目: 差動運算放大器的設計 初始條件： 計算機、Proteus軟件、Cadence軟件 要求完成的主要任務: 以及說明書撰寫等具體要求）（包括課程設計工作量及其技術要求， 1、課程設計工作量：2周 2、技術要求： （1）學習Proteus軟件和Cadence軟件。 （2）設計一個差動運算放大器電路。 （3）利用Cadence軟件對該電路設計原理圖并進行PCB制版，用Proteus軟件對該電路進行仿真。 3、查閱至少5篇參考文獻。按武漢理工大學課程設計工

2、作規(guī)范要求撰寫設計報告書。全文用A4紙打印，圖紙應符合繪圖規(guī)范。 時間安排： 2013.11.11做課設具體實施安排和課設報告格式要求說明。 Cadence軟件，查閱相關資料，復習所設計內容軟件和2013.11.11-11.16學習Proteus的基本理論知識。 2013.11.17-11.21對差動運算放大器進行設計仿真工作，完成課設報告的撰寫。 2013.11.22 提交課程設計報告，進行答辯。 指導教師簽名： 年 月 日 系主任（或責任教師）簽名： 年 月 日 武漢理工大學Proteus及Cadence實訓課程設計說明書 錄目 摘要 . I Abstract . II 1 緒論 . 1

3、2 設計內容及要求 . 2 2.1設計的目的及主要任務 . 2 2.2 設計思想 . 2 3 差動運算放大器的介紹 . 3 3.1 基本原理 . 3 3.3 電路圖的設計 . 3 4 Proteus軟件的運用及電路的設計與仿真. 4 4.1 原理圖的繪制 . 4 4.2 仿真與調試 . 5 5 Cadence軟件的運用與PCB的設計 . 7 5.1 原理圖的設計 . 7 5.2 PCB的設計. 8 6 心得體會 . 11 參考文獻 . 12 武漢理工大學Proteus及Cadence實訓課程設計說明書 摘要 差分放大電路能有效地抑制零點漂移，是集成運算放大電路的輸入級電路，也是其它模擬集成電路

4、的重要單元電路。掌握差分放大電路的特性對集成運放的原理分析至關重要。而差分放大電路分析中有很多定性等效分析，不容易理解，實際試驗中由于單路的不對稱性導致效果不明顯甚至得不到預期的效果，給掌握部分內容帶來了困難。下面對典型的差分運算放大電路放大電路用protuce仿真軟件進行分析，效果明顯，結合理論分析對深刻理解差分放大電路工作原理用重要意義。 本文用英國Lab Center Electronics公司的Proteus軟件設計了一款差動放大電路，并且對其仿真，從仿真結果來看基本達到設計要求；再利用Cadence公司的LayoutPlus軟件畫差動運算放大器的PCB，完成了本次課程設計的要求。 關

5、鍵字 ： Proteus LayoutPlus 差動運算放大器 I 武漢理工大學Proteus及Cadence實訓課程設計說明書 Abstract Difference enlargement of the circuit is able to effectively suppress zero shift,integrated circuits operation is the enlargement of the input level circuit, it is also an important element of other models integrated circuit.

6、The characteristics of the integrated circuit on the principle of the analysis is crucial. the enlargement of the circuit analysis of difference there is a qualitative analysis is not easy to understand, practical experiment in the circuit of the asymmetry is clear to the effect or not the intended

7、effect, in part createddifficulties. The UK Lab Center Electronicss Proteus software to design a differential transistor structures based on amplification circuit, and the simulation, the simulation result shows the basic design requirements; then using Cadences LayoutPlus software to draw the diffe

8、rential operational amplifier PCB, completed the design requirements. Keywords: Proteus LayoutPlus differential operational amplifier II Cadence實訓課程設計說明書武漢理工大學Proteus及 1 緒論差分放大電路利用電路參數(shù)的對稱性和負反饋作用，有效地穩(wěn)定靜態(tài)工作點，以放大差模信號抑制共模信號為顯著特征，廣泛應用于直接耦合電路和測量電路的輸入級。但是差分放大電路結構復雜、分析繁瑣，特別是其對差模輸入和共模輸入信號有不同的分析方法，難以理解，因而一直是模

9、擬電子技術中的難點。差分放大電路：按輸入輸出方式分：有雙端輸入雙端輸出、雙端輸入單端輸出、單端輸入雙端輸出和單端輸入單端輸出四種類型。 Proteus軟件是英國Lab Center Electronics公司出版的EDA工具軟件。它不僅具有其它EDA工具軟件的仿真功能，還能仿真單片機及外圍器件。它是目前最好的仿真單片機及外圍器件的工具。從原理圖布圖、代碼調試到單片機與外圍電路協(xié)同仿真，一鍵切換到PCB設計，真正實現(xiàn)了從概念到產品的完整設計。是目前世界上唯一將電路仿真軟件、PCB設計軟件和虛擬模型仿真軟件三合一的設計平臺，其處理器模型支持8051、HC11、PIC10/12/16/18/24/3

10、0/DsPIC33、AVR、ARM、8086和MSP430等，2010年又增加了Cortex和DSP系列處理器，并持續(xù)增加其他系列處理器模型。在編譯方面，它也支持IAR、Keil和MPLAB等多種編譯器。還可以直接在基于原理圖的虛擬原型上編程，再配合顯示及輸出，能看到運行后輸入輸出的效果。配合系統(tǒng)配置的虛擬邏輯分析儀、示波器等，Proteus建立了完備的電子設計開發(fā)環(huán)境。用戶甚至可以實時采用諸如RAM，ROM，鍵盤，馬達，LED，LCD，AD/DA，部分SPI器件，部分IIC器件。 Cadence Design Systems是一個專門從事電子設計自動化（EDA）的軟件公司，由SDA Syst

11、ems和ECAD兩家公司于1988年兼并而成。是全球最大的電子設計技術(Electronic Design Technologies)、程序方案服務和設計服務供應商。其解決方案旨在提升和監(jiān)控半導體、計算機系統(tǒng)、網(wǎng)絡工程和電信設備、消費電子產品以及其它各類型電子產品的設計。Cadence Allegro系統(tǒng)互連平臺能夠跨集成電路、封裝和PCB協(xié)同設計高性能互連。應用平臺的協(xié)同設計方法，工程師可以迅速優(yōu)化I/O緩沖器之間和跨集成電路、封裝和PCB的系統(tǒng)互聯(lián)。該方法能避免硬件返工并降低硬件成本和縮短設計周期。約束驅動的Allegro流程包括高級功能用于設計捕捉、信號完整性和物理實現(xiàn)。由于它還得到Ca

12、dence Encounter與Virtuoso平臺的支持，Allegro協(xié)同設計方法使得高效的設計鏈協(xié)同成為現(xiàn)實。 1 武漢理工大學Proteus及Cadence實訓課程設計說明書 2 設計內容及要求 2.1設計的目的及主要任務 Cadence軟件。 ）學習Proteus軟件和（1（2）設計一個差動運算放大器電路。 （3）利用Cadence軟件對該電路設計原理圖并進行PCB制版，用Proteus軟件對該電路進行仿真。 2.2 設計思想 差分放大電路利用電路參數(shù)的對稱性和負反饋作用，有效地穩(wěn)定靜態(tài)工作點，以放大差模信號抑制共模信號為顯著特征，廣泛應用于直接耦合電路和測量電路的輸入級。但是差分放

13、大電路結構復雜、分析繁瑣。差分放大電路：按輸入輸出方式分：有雙端輸入雙端輸出、雙端輸入單端輸出、單端輸入雙端輸出和單端輸入單端輸出四種類型。 集成電路級與級之間采用直接耦合，而直接耦合電路必然會產生“零點漂移”。為了有效抑制零漂，輸入級必須采用差動放大器。要想實現(xiàn)“有差能動”電路2.1如圖所示，電路最大特點是電路完全對稱，其中V1、V2 兩管特性相同，元件參數(shù)之值相等。有兩個輸入端稱雙入，兩個輸出端稱雙出。當兩個輸入信號相同時，由于電路對稱性，兩管集電極電位相同，所以u0=0。當溫度變化時，對兩管的影響是一致的，相當給兩管電路同時加入大小相等、極性相同的輸入信號，因此，當電路特性完全對稱的情況

14、下，兩管的集電極電位始終相同，不會出現(xiàn)普通直接耦合放大器那樣的漂移電壓，這就是為什么差動放大電路能夠抑制零點漂移的原因。 圖2-1典型差分放大電路 2 實訓課程設計說明書Proteus武漢理工大學及Cadence 3 差動運算放大器的介紹 基本原理3.1 差動放大電路又叫差分電路，他不僅能有效地放大交流信號，而且能有效地減小由于電源波動和晶體管隨溫度變化多引起的零點漂移，因而獲得廣泛的應用。特別是大量的應用于集成運放電路，他常被用作多級放大器的前置級。基本差動放大電路由兩個完全對稱的共發(fā)射極單管放大電路組成，該電路的輸入端是兩個信號的輸入，這兩個信號的差值，為電路有效輸入信號，電路的輸出是對這

15、兩個輸入信號之差的放大。設想這樣一種情景，如果存在干擾信號，會對兩個輸入信號產生相同的干擾，通過二者之差，干擾信號的有效輸入為零，這就達到了抗共模干擾的目的。 3.3 電路圖的設計 根據(jù)差分放大電路思路設計出差分運放放大電路設計電路圖為： 圖3-1 差動運算放大器電路原理圖 3 武漢理工大學Proteus及Cadence實訓課程設計說明書 4 Proteus軟件的運用及電路的設計與仿真 4.1 原理圖的繪制 電路原理圖的設計與繪制的流程，包括設置電路圖紙、放置元器件、調整元器件的布局、連接導線等步驟。打開PROTEUS軟件，在原理圖編輯窗口繪制電路圖。在該界面環(huán)境下，還有預覽窗口和元件列表區(qū)。

16、編輯窗口用于放置元器件，進行連線，繪制原理圖。預覽窗口可以顯示全部原理圖。 首先要建立設計文件，選擇合適的模板，并保存在預先建立好的文件夾中。選擇圖紙，在Proteus中點擊“File”-“New design”可以根據(jù)設計的規(guī)模選擇頁面的大小，本次設計選用的是A4圖紙。 4-1 圖建立工程然后開始進行電路原理圖的繪制了利用軟件的搜索功能在元件庫中找到需要的元件，放置到圖紙的合適位置，并分別設置好各個元器件的參數(shù)，再在需要的位置放置圖形文本框，最后將各個元器件連接起來，這樣原理圖就繪制完成了。然后對所繪制的電路原理圖進行檢查，如有錯誤就要作進一步的調整與修改，以保證原理圖準確無誤。并在繪制原理

17、4 武漢理工大學Proteus及Cadence實訓課程設計說明書 圖結束后，保存原理圖文件并在Proteus下進行仿真，實現(xiàn)相應功能。 點擊“Library”-“Pick Devices”可以在彈出的對話框中填寫需要的元器件名稱，通過這種方式，就可以找到并放置相應的器件了。 在主界面的左側有一些小圖標，通過它們，我們可以放置一些基本的器件，如電源、電阻等等。在將主要的芯片器件放置到界面之中以后，我們要根據(jù)預先設計好的方案將各個小器件放置在相應位置上，用連線將它們一一聯(lián)接完畢。至此，電路圖連接部分的工作基本做完了。 按照3差動放大器的介紹內容繪制如下圖電路圖。 圖4-3 差動放大器電路原理圖 4

18、.2 仿真與調試 點擊 中的開始鍵即可看到仿真波形： 5 武漢理工大學Proteus及Cadence實訓課程設計說明書 差動放大器電路仿真波形圖圖4-4 差動放大器電路仿真波形圖圖4-5 6 武漢理工大學Proteus及Cadence實訓課程設計說明書 5 Cadence軟件的運用與PCB的設計 5.1 原理圖的設計 CaptureCIS的原理圖環(huán)境參數(shù)包括系統(tǒng)屬性和設計模板設置兩大類。 在“系統(tǒng)屬性”選項中，可以設置顏色，柵格顯示模式，放大縮小倍數(shù)，原理圖和元器件的選擇模式，文本編輯器等參數(shù)。 在“設計模板參數(shù)”設置中，可以調整設計中各種字體，設定標題欄內容，設置圖紙、邊框，以及階層的屬性等

19、等。 CaptureCIS的Project用來管理相關文件及屬性。在菜單欄中選擇filenewProject，進行原理圖設計時，選中“Schematic”。在“Name”中輸入工程名稱，在“Location”中填寫工程所在的路徑。 填寫完成后點擊確定，Capture就會自動生產該工程的原理圖文件目錄。同時，Capture會自動創(chuàng)建*.dsn、*.opj等相關文件。 接下來，點擊進入Schematic窗口，進行原理圖繪制。通常情況下，一個大的原理圖在設計時會根據(jù)功能劃分為不同的模塊，各部分的原理圖分別繪制.并根據(jù)功能命名。在Schematic目錄下，可以進行各原理圖的添加和重新命名。 原理圖繪制

20、好之后，需要對整個設計進行DRC檢測，生成網(wǎng)表和材料清單等。CaptureCIS 在對原理圖進行后續(xù)處理時，必須切換到專案管理窗口下，并且選中*.DSN文件。 進行DRC檢測時，點擊菜單欄中ToolsDesign Rules Check，然后在彈出的對話框中進行設置。 DRC檢查能夠根據(jù)設計人員指定規(guī)則對PCB板進行檢測。檢測結束后，系統(tǒng)將會輸出相應檢查報告，列出原理圖設計中錯誤信息，并在原理圖相應位置顯示。 對原理圖進行DRC檢測并修改沒有錯誤后，接下來就可以生成整個電路圖的網(wǎng)絡表了。 由于我們利用CaptureCIS和Allegro PCB Editor聯(lián)合平臺進行PCB的設計，因此用Ca

21、ptureCIS生成網(wǎng)表文件時，需要選定的類型是“Allegro”。 在對話框中選定生成網(wǎng)表文件的路徑，點擊確定。系統(tǒng)會生成Allegro PCB Editor進行PCB設計所需要的3個文件，分別為pstxnet.dat(網(wǎng)表文件)，pstxprt.dat(邏輯元件與其物理元件之間對應關系文件)，pstchip.dat(原理圖中元件的物理封裝說明文件)。 7 武漢理工大學Proteus及Cadence實訓課程設計說明書 除了進行DRC檢測與生成網(wǎng)絡表外，對原理圖的后續(xù)處理還包括生成元件清單等。 按照上述要求繪制出電路原理圖如下所示： 圖5-1 差動放大器的原理圖 5.2 PCB的設計 相對于原

22、理圖的設計來說，PCB設計是項目的后端。本文中PCB設計是從Capture CIS 輸出到PCB Editor環(huán)境中開始的，并由原理圖設計來約束、決定。PCB的設計流程主要分為準備工作、網(wǎng)表輸入、布局、布線、設計檢查、設計輸出幾個步驟。 在PCB Editor設計環(huán)境下，需要進行的準備工作有，加載所需封裝庫，即和原理圖各元件屬性相對應的器件封裝、加載所需焊盤、創(chuàng)建所需的符號(包括機械、規(guī)格等)。 在PCB Editor設計界面，打開*.brd的PCB文件后，首先要用FileImportlogic命令輸入由原理圖生成的網(wǎng)絡表文件。在網(wǎng)表輸入無誤之后，設計中所需元件及其電氣連接關系就全部加載到PC

23、B編輯界面了。 在布局布線開始之前，要設計好PCB的板框，即Outline。如果沒有Outline，元器件將無法放置。另外，需要設定PCB的疊層，制定PCB的設計約束和規(guī)則，如不同種類信號線的寬度，走線間距，過孔尺寸，走線顏色等等。 利用手動或者自動放置方法將元器件一一加載到PCB板框周圍后，接下來進行元器件的布局。在PCB設計中，布局是一個重要環(huán)節(jié)，布局好壞將直接影響布線的效果以及最終產品的電氣性能。 Allegro布局的方式分為交互式布局和自動布局，但在使用過程中普遍采用的仍然是交8 武漢理工大學Proteus及Cadence實訓課程設計說明書 互式布局。交互式布局時，應遵守以下的原則：1

24、)首先要完成需要定位元件的定位，再按照“先大后小，先難后易”的原則進行布局;2)參考原理圖，以功能單元的核心元件為中心，圍繞核心元件進行布局;3)總的連線盡可能短，關鍵信號線最短;高電壓、大電流信號與小電流、低電壓弱信號完全分開;模擬與數(shù)字信號分開;高頻與低頻信號分開;高頻元件的間隔要充分;4)BGA與相鄰元件的距離5mm，其它貼片元件相互間的距離0.7mm;貼裝元件焊盤的外側與相鄰插裝元件的外側距離大于2mm;5)使用同一種電源的器件盡量放在一起，以便于電源分隔;6)發(fā)熱元件一般應均勻分布，以利于單板和整機的散熱。7)整體布局應考慮焊接方式和焊接方向，按照均勻分布、重心平衡、版面美觀的標準優(yōu)

25、化布局。 布線是將邏輯連接轉換為物理連接的過程，包括連線、過孔、焊盤、弧線、填充、多邊形覆銅和電源層等。布線方式分為自動布線和交互式布線兩種。 在對PCB的元器件進行合理的布局后，點擊RouteConnect命令，開始進行手動布線。布線時要優(yōu)先處理好電源和地的導線，再處理重要的信號線如高速、時鐘信號線，最后處理普通信號線。在相鄰的兩層，要選擇相互垂直的方向來布線，盡量縮短線與線之間的平行距離。 手動布線的一般原則如下：1)電源線、地線、印制電路板導線對高頻信號應保持低阻抗;2)對A/D轉換類器件，數(shù)字部分與模擬部分地線寧可統(tǒng)一也不要交叉;3)弱信號電路，低頻電路周圍不要形成電流環(huán)路;4)I/O

26、驅動電路應盡量靠近印制電路板邊的接插件，讓其盡快離開PCB;5)用地線將時鐘區(qū)圈起來，時鐘線盡量短，時鐘發(fā)生器盡量靠近到用該時鐘的元件;6)任何信號都不要形成環(huán)路，如不可避免，讓環(huán)路區(qū)盡量小;7)時鐘、總線、片選信號要遠離I/O線和接插件;8)盡量減少PCB導線的不連續(xù)性，導線寬度不要突變，導線拐角應大于90，禁止環(huán)狀布線;9)為減少線間串擾，應保證線間距足夠大。當線中心間距不少于3倍線寬時，則可保持70%的電場不互相干擾，稱為3W規(guī)則。為了減少電源層和地層的邊沿效應，可以將電源層內縮20H(H為電源和地之間的介質厚度)，這樣就能將70%的電場限制在接地層邊沿內。 按照上述要求繪制出電路PCB圖如下所示： 9 武漢理工大學Proteus及Cadence實訓課程設計說明書 圖5-2差動運算放大器電路的PCB圖（1） 圖5-3差動運算放大器電路的PCB圖（2）