基于Verilog的UART模塊的設(shè)計課程設(shè)計

1、 電子課程設(shè)計實踐報告題 目：基于verilog的uart模塊的設(shè)計 班 級： 信科07-4班 學 號： 08073653 姓 名： 姚萬華 指導教師： 孫統(tǒng)風 中國礦業(yè)大學計算機學院2010-6-2摘 要uart(即 universal asynchronous receiver transmitter通用異步收發(fā)器)是廣泛使用的串行數(shù)據(jù)傳輸協(xié)議。uart允許在串行鏈路上進行全雙工的通信。通過應(yīng)用 eda技術(shù),基于 cpld/ fpga器件設(shè)計與實現(xiàn) uart的波特率產(chǎn)生器、uart發(fā)送器和接收器及其整合電路,目的是熟練運用 verilog hd語言,掌握 cpld芯片的使用。波特率發(fā)生器、

2、接收器和發(fā)送器是uart的三個核心功能模塊，利用verilog hdl語言對這三個功能模塊進行描述并加以整合，通過maxplusii10.01仿真，用串口調(diào)試助手進行驗證，其結(jié)果完全符合uart協(xié)議的要求和預(yù)期的結(jié)果。關(guān)鍵詞：uart；串行通訊；veriloghdl；cpld；仿真目 錄第1章 課題概述31.1 課題背景21.2 課題目的與意義21.3 報告組織結(jié)構(gòu)2第2章 相關(guān)理論與技術(shù)32.1 uart相關(guān)內(nèi)容簡介32.1.1復雜可編程邏輯器件cpld簡介32.1.2 rs-232介紹32.1.3 veriloghdl簡介62.2 uart協(xié)議介紹62.3 硬件結(jié)構(gòu)設(shè)計82.4軟件設(shè)計9第

3、3章 課題詳細設(shè)計與實現(xiàn)93.1uart的整體設(shè)計93.2 波特率發(fā)生器113.2.波特率的分頻因子的計算113.3 接收模塊設(shè)計133.3.1接收模塊原理133.3.2接收模塊的源程序143.4 發(fā)送模塊設(shè)計53.4.1發(fā)送模塊設(shè)計原理53.4.2發(fā)送模塊源程序63.5功能的測試11結(jié) 論11參考文獻12第1章 課題概述1.1 課題背景uart協(xié)議是數(shù)據(jù)通信及控制系統(tǒng)中廣泛使用的一種全雙工串行數(shù)據(jù)傳輸協(xié)議，在實際工業(yè)生產(chǎn)中有時并不使用uart的全部功能。只需將其核心功能集成即可。波特率發(fā)生器、接收器和發(fā)送器是uart的三個核心功能模塊，利用vefilog-hdl語言對這三個功能模塊進行描述并

4、加以整合uart（即universal asynchronousreceiver transmitter 通用異步收發(fā)器）是廣泛使用的串行數(shù)據(jù)傳輸協(xié)議。uart允許在串行鏈路上進行全雙工的通信。串行外設(shè)用到rs232-c異步串行接口，一般采用專用的集成電路即uart實現(xiàn)。如8250、8251、ns16450等芯片都是常見的uart器件，這類芯片已經(jīng)相當復雜，有的含有許多輔助的模塊（如fifo），有時我們不需要使用完整的uart的功能和這些輔助功能。或者設(shè)計上用到了fpga/cpld器件，那么我們就可以將所需要的uart功能集成到fpga內(nèi)部。使用vhdl或veriolog -hdl將uart的

5、核心功能集成，從而使整個設(shè)計更加緊湊、穩(wěn)定且可靠。本文應(yīng)用eda技術(shù)，基于fpga/cpld器件設(shè)計與實現(xiàn)uart。1.2 課題目的與意義實際應(yīng)用上，有時我們不需要使用完整的uart的功能和這些輔助功能。使用verilog-hdl將所需要的uart的核心功能集成到fpgacpld內(nèi)部，就可以實現(xiàn)緊湊、穩(wěn)定且可靠的uart數(shù)據(jù)傳輸。這樣，既可以滿足實際的應(yīng)用，實現(xiàn)所要求的簡單的通信和控制，又能夠去除更多不需要的繁雜復雜的功能實現(xiàn)。1.3 報告組織結(jié)構(gòu)第一章介紹課題的背景目的及意義，同時介紹了整個課題報告的組織形式。第二章介紹uart協(xié)議和硬件結(jié)構(gòu)；以及rs232的簡要介紹。簡要介紹了課題所用的語

6、言verilog hdl語言。第三章是課題的詳細設(shè)計，分為波特率分頻因子的計算，接收模塊和發(fā)送模塊。每一部分分為設(shè)計原理和源程序。最后是結(jié)論和參考文獻。第2章 相關(guān)理論與技術(shù)2.1 uart相關(guān)內(nèi)容簡介2.1.1復雜可編程邏輯器件cpld簡介cpld是 complex pld的簡稱, 顧名思義, 其是一種較pld為復雜的邏輯元件。cpld是一種整合性較高的邏輯元件。由于具有高整合性的特點, 故其有性能提升, 可靠度增加,pcb面積減少及成本下降等優(yōu)點。cpld元件,基本上是由許多個邏輯方塊(logic blocks) 所組合而成的。而各個邏輯方塊均相似于一個簡單的pld元件( 如 22v10)

7、 。邏輯方塊間的相互關(guān)系則由可變成的連線架構(gòu), 將整個邏輯電路合成而成。常見的cpld元件有 altera 公司的max5000 及max7000 系列。cypress的 max340 及flash370 系列等, 一般來說, cpld元件的邏輯門數(shù)約在10007000 門之間?！?】2.1.2 rs-232介紹rs232接口,就是普通電腦后面那個串口.一般為9針的，也有25針的.是1970年由美國電子工業(yè)協(xié)會（eia）聯(lián)合貝爾系統(tǒng)、調(diào)制解調(diào)器廠家及計算機終端生產(chǎn)廠家共同制定的用于串行通訊的標準。它的全名是“數(shù)據(jù)終端設(shè)備（dte）和數(shù)據(jù)通訊設(shè)備（dce）之間串行二進制數(shù)據(jù)交換接口技術(shù)標準”(r

8、s-232c,其中c表示此標準修改了三次).標準中包括了電氣和機械方面的規(guī)定.該標準規(guī)定采用一個25個腳的 db25連接器，對連接器的每個引腳的信號內(nèi)容加以規(guī)定，還對各種信號的電平加以規(guī)定.后來隨著設(shè)備的不斷改進,成了目前大家普遍見到的9腳.【2】在不使用傳輸控制信號的情況下,用3根線就可以傳輸了，9芯的是2收3發(fā)5地，25芯的是2發(fā)3收7地。兩設(shè)備用rs232相連的時候為收發(fā)，發(fā)收，地地。接口特性: （1）接口的電氣特性:在rs-232c中任何一條信號線的電壓均為負邏輯關(guān)系。即：邏輯“1”，-5 -15v；邏輯“0” +5 +15v 。噪聲容限為2v。即要求接收器能識別低至+3v的信號作為邏

9、輯“0”，高到-3v的信號作為邏輯“1” (2) 接口的物理結(jié)構(gòu): rs-232-c接口連接器一般使用型號為db25的25芯插頭座,通常插頭在dce端,插座在dte端. 一些設(shè)備與pc機連接的rs-232c接口,因為不使用對方的傳送控制信號,只需三條接口線,即“發(fā)送數(shù)據(jù)”、“接收數(shù)據(jù)”和“信號地”。所以采用db-9的9芯插頭座，傳輸線采用屏蔽雙絞線。 (3) 傳輸電纜長度由rs-232c標準規(guī)定在碼元畸變小于4%的情況下，傳輸電纜長度應(yīng)為50英尺.其實在一般應(yīng)用中,傳輸距離小于50m,最大傳輸速率為20kbps.由于rs-232-c接口標準出現(xiàn)較早，難免有不足之處，主要有以下四點： （1）接口

10、的信號電平值較高，易損壞接口電路的芯片，又因為與ttl 電平不兼容故需使用電平轉(zhuǎn)換電路方能與ttl電路連接。 （2）傳輸速率較低，在異步傳輸時，波特率為20kbps。 （3）接口使用一根信號線和一根信號返回線而構(gòu)成共地的傳輸形式，這種共地傳輸容易產(chǎn)生共模干擾，所以抗噪聲干擾性弱。 （4）傳輸距離有限，最大傳輸距離標準值為50英尺，實際上也只能用在50米左右。 rs232的接口芯片 單片機的串口是ttl電平，在實際應(yīng)用時，需要將ttl電平轉(zhuǎn)換成rs232電平。rs232的接口芯片很多，最著名的當然是maxim公司的max232；跟這個芯片完全兼容的芯片很多，象linear公司的lt1081、lt

11、1181，harris的icl232等，都是十分著名且常用的芯片，linear的串行接口轉(zhuǎn)換芯片在早期的電路設(shè)計中經(jīng)常可以見到，但是近來好像比較少見了。icl232似乎比max232便宜。看max232的原理框圖，需要注意到2點：1）需要外接電容0.1u電容，或者1u的膽電解電容或電解電容，有一款232芯片不需要外接電容，但是因為在芯片中做一個達到電容效果的電路是比較難，所以也比較貴；所以一般都選用外接電容的；之所以需要電容，是因為rs232電平是工作在大約9v9v之間，需要電容將5v電壓轉(zhuǎn)換成rs232電平所需要的10v和10v；電路上叫電荷泵，很形象；2） rs232的邏輯和ttl是正好相

12、反的。在框圖上，輸入和輸出之間的邏輯是反的；對于ttl電平，當沒有232信號發(fā)出時，是高電平；對于rs232來說，這時，tx端是-89v電壓，相對于0v來說；如果有了信號，那就是從+9v-9v交錯變化的一系列信號，使用示波器可以看到信號的變化。利用以上的特點，我們可以測試rs232接口電路的好壞。1）判斷芯片是否正常，參見max232的框圖，使用萬用表測量2和6腳，只要2腳的電壓在8v9v之間、6腳在-8v-9v之間，就基本上可以斷定這個芯片是好的；2）在rs232沒有發(fā)信號時，看tx端電壓為rs232的高電平，也就是-8v-9v之間，當發(fā)信號時，數(shù)據(jù)在變化，這說明這個rs232的端口是好的；

13、這個方法也適用于測量本地的串口。早起的rs232接口芯片是mc1488（發(fā)送）、mc1489。mc1489因為只有接收，所以是單5v電源工作；mc1488則需要正負12v電源；但是在工控機的板卡中，正負電源不是問題，所以在moxa c168等多串口卡中，仍然使用mc1488、mc1489，價格便宜成本低啊2.1.3 veriloghdl簡介verilog hdl是一種硬件描述語言，用于從算法級、門級到開關(guān)級的多種抽象設(shè)計層次的數(shù)字系統(tǒng)建模。被建模的數(shù)字系統(tǒng)對象的復雜性可以介于簡單的門和完整的電子數(shù)字系統(tǒng)之間。數(shù)字系統(tǒng)能夠按層次描述，并可在相同描述中顯式地進行時序建模。verilog hdl 語

14、言具有下述描述能力：設(shè)計的行為特性、設(shè)計的數(shù)據(jù)流特性、設(shè)計的結(jié)構(gòu)組成以及包含響應(yīng)監(jiān)控和設(shè)計驗證方面的時延和波形產(chǎn)生機制。所有這些都使用同一種建模語言。此外，verilog hdl語言提供了編程語言接口，通過該接口可以在模擬、驗證期間從設(shè)計外部訪問設(shè)計，包括模擬的具體控制和運行。verilog hdl語言不僅定義了語法，而且對每個語法結(jié)構(gòu)都定義了清晰的模擬、仿真語義。因此，用這種語言編寫的模型能夠使用verilog仿真器進行驗證。語言從c編程語言中繼承了多種操作符和結(jié)構(gòu)。verilog hdl提供了擴展的建模能力，其中許多擴展最初很難理解。但是，verilog hdl語言的核心子集非常易于學習和

15、使用，這對大多數(shù)建模應(yīng)用來說已經(jīng)足夠。當然,完整的硬件描述語言足以對從最復雜的芯片到完整的電子系統(tǒng)進行描述。2.2 uart協(xié)議介紹基本的uart通信只需要兩條信號線(rxd，txd)就可以完成數(shù)據(jù)的全雙工通信任務(wù)。txd是uart發(fā)送端，為輸出；rxd是uart接收端，為輸人【3】。uart的基本特點是：在信號線上共有兩種狀 態(tài)，分別用邏輯1(高電平)和邏輯o(低電平)來區(qū)分。例如，在發(fā)送器空閑時，數(shù)據(jù)線保持在邏輯高電平狀態(tài)，發(fā)送器是通過發(fā)送起始位來開始一個數(shù)據(jù)幀的傳送，起始位使數(shù)據(jù)線處于邏輯o狀態(tài)，提示接收器數(shù)據(jù)傳輸即將開始。接著發(fā)送數(shù)據(jù)位，數(shù)據(jù)位一般為8位一個字節(jié)的數(shù)據(jù)(也有5位、6位或

16、7位的情況)，低位(lsb)在前，高位(msb)在后。然后發(fā)送校驗位，校驗位一般用來判斷傳輸?shù)臄?shù)據(jù)位有無錯誤，一般是奇偶校驗。在使用中，該位常取消。停止位在最后，用以標識數(shù)據(jù)傳送的結(jié)束，它對應(yīng)于邏輯1狀態(tài)。uart的幀格式包括起始位(start bit，低電平)、58位數(shù)據(jù)位(data bits)、校驗位(parity bit，可選)和停止位(stop bit，位數(shù)可為1、15、2位)。這種格式是由起始位和停止位來實現(xiàn)字符的同步h1，如圖l所示。2.3 硬件結(jié)構(gòu)設(shè)計2.4軟件設(shè)計軟件采用 altera公司的 max+plus設(shè)計邏輯結(jié)構(gòu),設(shè)計的內(nèi)容包括通用 i/o地址譯碼器、各個寄存器以及 u

17、art核。uart核主要包括 3個部分:波特率發(fā)生器、數(shù)據(jù)發(fā)送部分和數(shù)據(jù)接收部分。 i/o地址譯碼器和 uart核使用硬件描述語言 veriloge-hdl來編寫實現(xiàn)。第3章 課題詳細設(shè)計與實現(xiàn)3.1uart的整體設(shè)計3.2 波特率發(fā)生器3.2.波特率的分頻因子的計算產(chǎn)生波特率的主信號頻率是越高越好,這樣才可產(chǎn)生較高且精確的波特率。若是以 40mhz主頻率要產(chǎn)生 9600 波特率則必須將此clock= 40mhz除以 4166. 66666不是整數(shù),取一個最接近的數(shù)是 4166 則波特率為 9601. 53 ,其誤差小于 00. 1 %。假如除數(shù)為 4160 則波特率為 40 000 000/

18、4160 = 9615.38其誤差率為0.16 %。這里取div_clk=4167電路的時序模擬如圖 2所示。分頻模塊的程序流程圖3.3 接收模塊設(shè)計3.3.1接收模塊原理接收不是由本機啟動，而是由一個外部事件觸發(fā)的。在空閑狀態(tài)時，若接收線上出現(xiàn)一個下降沿，即視為一個可能的起始位，應(yīng)該對其再次采樣加以確定。一個真實的起始位，其低電平維持時間為104.3ns。我們在起始位的中間時刻，以波特率的16倍頻對接收線采樣三次，經(jīng)多數(shù)表決確認其電平狀態(tài)。狀態(tài)為高，表明是一個干擾信號，uart仍回到空閑狀態(tài)。若確認接收線的狀態(tài)為低，則這個起始位得到確認，uart開始接收后續(xù)數(shù)據(jù)。每一位的接收方式與起始位確認

19、方式一樣，uart對數(shù)據(jù)接收的時序圖參見圖4。接收完畢uart又回到空閑狀態(tài)。如果最后的停止位出錯，則這一幀數(shù)據(jù)接收失敗，放棄接收到的數(shù)據(jù)。uart的接收狀態(tài)轉(zhuǎn)換圖見圖3。 3.3.2接收模塊的源程序timescale 1ns/1nsmodule receiver(data_out,data_ready,framing_error,parity_error,serial_in,clock,reset);output data_ready; /數(shù)據(jù)接收完畢output 7:0data_out;/輸出數(shù)據(jù)總線output framing_error;/幀錯誤信號1output parity_err

20、or; /驗錯誤信號1input serial_in; /串行數(shù)據(jù)輸入input clock; /輸入時鐘input reset; /復位信號1有?/input read_strobe; /讀鎖存信號0有?初始值為1parameter baud_cnt=4;/波特率輸入數(shù)據(jù)，數(shù)字代表接收時鐘分頻40mh,分頻系數(shù)4166parameter rvbaud_cnt=2;reg serial_in1;reg serial_in2;reg rxclk_enable;reg 2:0 clk_div;reg 1:0 rvclk_div;reg 7:0 rsr;reg 7:0 rbr;reg 3:0 con

21、trol_cnt;reg data_ready;reg parity;reg parity_error;reg framing_error; wire rxclk; /接收時鐘1有?wire read_strobe; /讀鎖存信號0有?初始值為1/輸入數(shù)據(jù)寄存器，用于下降沿檢查always (posedge clock)beginserial_in1=serial_in;serial_in2=serial_in1;end/接收時鐘使能，在時鐘使能范?內(nèi)產(chǎn)生接受時鐘并對輸入數(shù)據(jù)采樣always (posedge clock or posedge reset)begin if(reset) beg

22、in rxclk_enable=1b0; / parity=1b0; end else if(!serial_in1&serial_in2) /檢查下降沿 rxclk_enable=1b1; else if(control_cnt=10) /數(shù)據(jù)接收完畢 begin rxclk_enable=1b0; / parity=(baud_cnt-1) clk_div=0; else clk_div=clk_div+1; end end endassign rxclk=(clk_div=baud_cnt-1) ? 1:0;always (negedge clock) begin if(rvclk_di

23、v=rvbaud_cnt-1) rvclk_div=0; else rvclk_div=rvclk_div+1;endassign read_strobe=(rvclk_div=rvbaud_cnt-1) ? 1:0;/*接收數(shù)據(jù)進程： rsr:接收移位寄存器 rbr:接收緩沖寄存器*/always (posedge rxclk or posedge reset) if(reset) begin rsr=8b0; rbr=8b0; parity=1&control_cnt=8) begin rsr7=serial_in; rsr6:0=rsr7:1; /移位 parity=parityrsr7

24、;/產(chǎn)生校驗碼 end else if (control_cnt=9) begin rbr=rsr; /緩沖 end else if(!parity) parity_error=1b1; /產(chǎn)生校驗信息 else if (control_cnt=10)&(serial_in!=1b1) framing_error=1b1; /產(chǎn)生偵錯誤信號 else framing_error=1b0; endassign data_out=!read_strobe ? rbr : 8bz; /并行數(shù)據(jù)輸出endmodule3.4 發(fā)送模塊設(shè)計3.4.1發(fā)送模塊設(shè)計原理以波特率頻率產(chǎn)生器的txclk將數(shù)據(jù)da

25、ta_in以write_strobe控制信號將其送入發(fā)送緩沖寄存器 rbr ,并令寄存器內(nèi)容已載有數(shù)據(jù)而非空的標志 rsr= 0。當同步波特率信txclk來臨時監(jiān)視是否處于rsr= 0(內(nèi)有數(shù)據(jù))以及rsr= 0(內(nèi)有送入數(shù)據(jù)) ,但因 rsr以送入傳輸寄存器 rbr內(nèi),為空故rsr = 1 ,此rsr代表緩沖寄存器rbr是否有被送入數(shù)據(jù)或已轉(zhuǎn)送入傳輸寄存器,rbr是否為空,可再予以送入新的要發(fā)送的數(shù)據(jù)。假如rsr= 0(內(nèi)有送入數(shù)據(jù))則便要開始進行數(shù)據(jù)串行傳輸,傳出數(shù)據(jù)為8位,連同啟動信號“0”、校驗位、停止信號共需12位的發(fā)送計數(shù),以control_cnt作計數(shù)。當control_cnt

26、= 0計數(shù)器便開始遞加計數(shù)字節(jié),同時令 start起始信號為 0 ,送入 txd輸出端輸出。而在計數(shù)器為18時都將rbr的最低位rbr(0)輸出到 txd端,并令 rbr 作算術(shù)右移運算。依次將rbr 的d7d0通過d0移到 txd端輸出,直到第 12位是停止移位,并將停止位 txd = 0發(fā)送而結(jié)束一個8位數(shù)據(jù)的發(fā)送。發(fā)送流程圖如圖5。對應(yīng)的發(fā)送模塊的模擬時序則如圖6所示。3.4.2發(fā)送模塊源程序timescale 1ns/1nsmodule transmit(data_in,transmiting,reset,clock,serie_out);output transmiting; /表示

27、正在發(fā)送output serie_out; /串行輸出數(shù)據(jù)input 7:0 data_in; /并行輸入數(shù)據(jù)input clock;input reset;parameter baud_cnt=4; /代表波特率輸入數(shù)據(jù)，數(shù)字代表接收時鐘的分頻數(shù)parameter txbaud_cnt=2;reg transmiting;reg txclk_enable;reg 7:0 tsr; /發(fā)送移位寄存器reg 7:0 tbr; /發(fā)送緩沖寄存器reg parity;reg 2:0 clk_div;reg 1:0 txclk_div;wire txclk;wire write_strobe; /寫鎖

28、存信號reg serie_out;reg 3:0 control_cnt;reg write_strobe1;reg write_strobe2;/initial begin txclk_enable=1b0; end/always #10 write_strobe=write_strobe;/寫入控制信號寄存器，用于下降沿always (posedge clock) begin write_strobe1=write_strobe; write_strobe2=write_strobe1; end/發(fā)送時鐘使能，在時鐘使能和范圍內(nèi)產(chǎn)生發(fā)送時鐘，發(fā)送適中的數(shù)據(jù)和此時鐘同步always (pos

29、edge clock or posedge reset) if(reset) begin transmiting=1b0; txclk_enable=1b0; end / else if(!txclk_enable) / begin else if(!write_strobe1&write_strobe2) /檢測下降沿 begin txclk_enable=1b1; end / end else if(control_cnt=1) begin transmiting=1; end else if(control_cnt=12) begin txclk_enable=1b0; transmit

30、ing=1b0; / parity=(baud_cnt-1) clk_div=0; else clk_div=clk_div+1; end endendassign txclk=(clk_div=baud_cnt-1)? 1:0; always (negedge clock)begin if(txclk_div=(txbaud_cnt-1) txclk_div=0; else txclk_div=txclk_div+1;endassign write_strobe=(txclk_div=txbaud_cnt-1)? 1:0;/*發(fā)送數(shù)據(jù)進程tsr:transmit serial registe

31、r;tbr:transmit buffer register*/always (negedge txclk or posedge reset) if(reset) begin serie_out=1b1; parity=1b0; /偶檢驗，如果是奇校驗設(shè)parity=1b1; tsr=8b0; end else begin if(control_cnt=1) begin tsr=tbr; end else if(control_cnt=2) serie_out=3)&(control_cnt=10) begin tsr6:0=tsr7:1; tsr7=1b0; serie_out=tsr0;/

32、發(fā)送串行數(shù)據(jù)，lsb parity=paritytsr0;/計算校驗位 end else if(control_cnt=11) begin serie_out=parity; /發(fā)送校驗位 end else if(control_cnt=12) /發(fā)送停止位 begin serie_out=1b1; parity=1b0; end endendmodule3.5功能的測試本課題中設(shè)計的所有模塊均采用verilog-hdl硬件描述語言進行描述，在altera公司的maxplus ii開發(fā)環(huán)境下進行程序的編譯、邏輯綜合和仿真以及管腳分配，在cpldee-4系統(tǒng)上進行驗證。cpldee-4型實驗開發(fā)系統(tǒng)簡介 本設(shè)計采用中國礦業(yè)大學信息與電氣工程學院制造的cpldee-4型實驗開發(fā)系統(tǒng)，其cpld芯片為altera公司的acex ep1k100qc208-3。主要配有：（1）時鐘源。本實驗器cpld芯片由40mhz晶振提供振蕩頻率，接于p183管腳。（2）10個數(shù)碼管（包括2個并行掃描數(shù)碼管和8個串行掃描數(shù)碼管）。（3）16個數(shù)據(jù)開關(guān)，4個脈沖開關(guān)，脈沖開關(guān)和數(shù)據(jù)開關(guān)可以配合使用，也可以單獨使用。其中4個脈沖開關(guān)分別對應(yīng)p94-p97管腳，而