輸入輸出接口和總線PPT學(xué)習(xí)教案

1、會(huì)計(jì)學(xué)1 輸入輸出接口和總線輸入輸出接口和總線 第1頁/共43頁 第2頁/共43頁 第3頁/共43頁 0 地址空間(共1MB) 內(nèi)存地址 (960KB) I/O地址 (64KB) FFFFFH EFFFFH F0000H 第4頁/共43頁 00000H 內(nèi)存地址空間 內(nèi)存空間 (1MB) I/O空間 (64KB) FFFFH FFFFFH I/O地址空間 0000H 第5頁/共43頁 8 0 8 6 總 線 A19-A0 A9-A0 M E M R 、 MEMW IOR、IOW 、AEN 存儲(chǔ)器訪問 I/O訪問 第6頁/共43頁 IO/M=1 IO/M 第7頁/共43頁 IOR IOW IOW

2、IOR 第8頁/共43頁 第9頁/共43頁 數(shù)據(jù) 線 控制線 狀態(tài)線 DB CB AB 數(shù)據(jù)輸入寄存器 （or 三態(tài)門） 數(shù)據(jù)輸出寄存器 （鎖存器） 狀態(tài)寄存器 （or 三態(tài)門） 命令寄存器 譯碼 電路 控制 邏輯 接 外 設(shè) 接 主 機(jī) 第10頁/共43頁 第11頁/共43頁 第12頁/共43頁 A0A15 IOR# 譯碼輸出 D0D7 開關(guān)狀態(tài) 地址有效 第13頁/共43頁 接口電路圖如下： 83FCH 83FFH 譯碼器 第14頁/共43頁 譯 碼 器 =1 =1 . . . . . . . . . +5V R D0 D7 CP Q0 Q7 . . . D0D7 A0A15 IOW# 7

3、4LS373 R GND /OE 第15頁/共43頁 第16頁/共43頁 符號(hào) 形狀 7段碼 .gfedcba 符號(hào)形狀 7段碼 .gfedcba 0 00111111801111111 1 00000110901100111 2 01011011A01110111 3 01001111B01111100 4 01100110C00111001 5 01101101D01011110 6 01111101E01111001 7 00000111F01110001 第17頁/共43頁 O1 I1 O2 I2 O3 I3 O4 I4 #E1 K0K3 +5V G G2A G2B C B A 1 7

4、4LS244 D0 Q0 | Q1 D7 Q2 Q3 Q4 CP Q5 Q6 Q7 a b c d e f g DP 7406 8個(gè) 反相器 74LS273Rx8 1 74LS138 D0D7 IOW# IOR# Y0 Y1 F0H = 0000 0000 1111 0000 F1H = 0000 0000 1111 0001 & 1 A7A4 A15A8 A3 A2 A1 A0 D0 D1 D2 D3 譯碼電路 第18頁/共43頁 第19頁/共43頁 第20頁/共43頁 n缺點(diǎn)：只適用于簡單外設(shè)，適 應(yīng)范圍較窄 第21頁/共43頁 第22頁/共43頁 超時(shí)? READY? 與外設(shè)進(jìn) 行數(shù)據(jù)交

5、換 超時(shí)錯(cuò) 讀入并測試外設(shè)狀態(tài) Y N Y N 傳送完 ？ 防止死循環(huán) 復(fù)位計(jì)時(shí)器 N Y 第23頁/共43頁 例：用查詢方式進(jìn)行輸出 外設(shè)狀態(tài)端口地址為3FBH，D5位(bit5)為狀態(tài)標(biāo)志 （=1忙，=0準(zhǔn)備好） 外設(shè)數(shù)據(jù)端口地址為3F8H，寫入數(shù)據(jù)會(huì)使?fàn)顟B(tài)標(biāo)志 置1 ；外設(shè)把數(shù)據(jù)讀走后又把它置0。 試畫出其電路圖。（電路圖見下頁） 第24頁/共43頁 D5 D7- D0 A9 | A3 1 & A15 | A10 1 IOW D7-D0 3F8H 外 設(shè) D7 D6 D5 D4 D3 D2 D1 D0 BUSY CP Q7 Q6 Q5 Q4 Q3 Q2 Q1 Q0 狀態(tài)端口 G G2A

6、G2B C B A A2 A1 A0 74LS138 Y0 1 IOR Y3 OE 74LS374 CP Q Q D S STROBE 3FBH 程序段 ？ 第25頁/共43頁 第26頁/共43頁 第27頁/共43頁 第28頁/共43頁 系統(tǒng)總線 CPUDMAC 存儲(chǔ)器 外設(shè)接口 AEN IOW MEMW MEMR IOR MEMW MEMR IOW IOR AEN HOLD HLDA DRQ DACK AEN IOW IOR MEMW MEMR 外設(shè)發(fā)出DMA請求 DMAC向CPU申請總線 CPU完成當(dāng)前總線周期后響應(yīng)，并釋放總線控制權(quán) DMAC得到總線控制權(quán)，并發(fā)出DMA響應(yīng)信號(hào) 由DMAC發(fā)出各種控制信號(hào)，控制外設(shè)與存儲(chǔ)器之 間的數(shù)據(jù)傳送 數(shù)據(jù)傳送完后，DMAC撤銷HOLD信號(hào) CPU釋放HLDA信號(hào)，并重新控制總線 第29頁/共43頁 第30頁/共43頁 第31頁/共43頁 第32頁/共43頁 第33頁/共43頁 第34頁/共43頁 第35頁/共43頁 CPU M M I/O I/O I/O 缺點(diǎn)：高速的存儲(chǔ)器與低速的I/O接口競爭總線，影響 了存儲(chǔ)器的讀寫速度 第36頁/共43頁 CPU M I/O I/O I/O 缺點(diǎn)：存儲(chǔ)器與I/O設(shè)備的數(shù)據(jù)傳輸必須通過CP