畢業(yè)設計（論文）基于Hyperlynx的串擾問題研究

1、基于hyperlynx的串擾問題研究本科生畢業(yè)論文(設計)題 目： 基于hyperlynx的串擾問題研究 學生姓名： 學 號： 專業(yè)班級： 電信07104班 指導教師： 完成時間： 2011年5月10日 20目 錄摘要1引言21 信號完整性原理2 1.1 信號的完整性概述21.2 單一網絡的信號完整性31.2.1 串擾信號產生的機理41.2.2 串擾的計算51.3 hyperlynx軟件概念介紹81.3.1 主要特點81.3.2 串擾(crosstalk)分析 82 仿真分析92.1 linesim 串擾分析102.1.1 總線設計的間距112.1.2 建立基本的傳輸線112.1.3 指派ic

2、模型122.1.4 victim與aggressor線122.1.5 耦合域132.1.6 改變線距對串擾的影響142.1.7 改變介質層厚度對串擾的影響152.1.8 凈化aggressor信號對串擾的影響172.1.9 victim 網絡的端接對串擾的影響183結論19答謝19參考文獻20基于hyperlynx的串擾問題研究電信專業(yè)學生： 指導教師： 摘要：在當今飛速發(fā)展的電子設計領域，高速化和小型化已經成為設計的必然趨勢。與此同時信號頻率的提高，電路板的尺寸變小，布線密度加大、板層數(shù)增多而導致的層間厚度減小等因素則會引起各種信號完整性問題。在所有的信號完整性問題中，串擾現(xiàn)象是非常普遍的。

3、串擾可能出現(xiàn)在芯片內部，也可能出現(xiàn)在電路板、連接器、芯片封裝以及線纜上。本文將剖析在高速pcb板設計中信號串擾的產生原因，運用hyperlynx仿真軟件分析其抑制和改善的方法對串擾進行仿真分析，通過拉大線距、減小介質層厚度、增加端接等方法，分析相關因素對串擾的影響，從而達到減小串擾的目的。關鍵詞：信號完整性分析，串擾，hyperlynx，仿真the crosstalk problems research based on hyperlynxelectronics and information science and technology candidate: cai qingadvisor：

4、peng yuanjieabstract: in todays rapid development of electronic design field, fast pace and miniaturization has become an inevitable trend of design. meanwhile, the signal frequency improve the dimension, wiring circuit board of increasing density, plate layer increased caused between layers of the

5、thickness decreases factors will cause all sorts of signal integrity problems. in all of the signal integrity problems, crosstalk phenomena are very common. crosstalk may appear in chip internally, may also appear in the circuit boards, connectors, chip packages and cable. this paper will analyze in

6、 high-speed pcb design signal crosstalk reasons, using hyperlynx simulation software analyzes its suppression and improvement methods and through hperlynx software simulation analysis of crosstalk, through the gap spacing, reducing medium thickness, increase termination wait for a method, analysis t

7、he correlation factor to influence of crosstalk, so as to achieve the purpose of reducing crosstalk.keywords: signal integrity analysis, crosstalk,hyperlynx, simulation 引言隨著系統(tǒng)時鐘頻率的提高、電路板尺寸變小、布線密度加大以及信號跳變沿不斷縮短，信號完整性問題日益突出。因為它直接影響到系統(tǒng)性能，所以信號完整性已經成為高速數(shù)字pcb設計必須關心的問題之一。信號串擾是高速設計所面臨的信號完整性問題中的一個重要內容,串擾是造成電路

8、功能錯誤的一個主要原因。如果能在驗證時發(fā)現(xiàn)串擾引起的錯誤,可以通過重新布線或重新設計加以去除。然而,重復設計在許多情況下是被禁止的,因為這意味著成本的提高,研發(fā)周期的增加。仿真已成為高速信號設計的必要手段。根據仿真結果,獲得最佳解決方案,以達到設計目標。危害：串擾可能是數(shù)據進行高速傳輸中最重要的一個影響因素了。它是一個信號對另外一個信號耦合所產生的一種不受歡迎的能量值。根據麥克斯韋定律，只要有電流的存在，就會有磁場存在，磁場之間的干擾就是串擾的來源。這個感應信號可能會導致數(shù)據傳輸?shù)膩G失和傳輸錯誤。 所以串擾對于綜合布線來說，無疑是個最厲害的天敵。表現(xiàn)方式：銅絲直徑越來越粗、扭矩越來越小、2根線

9、纜扭的越來越緊、線對之間的間隔物越來越多（十字骨架、鋁箔、麥拉、排流線、銅絲編織網）、頻率從16mhz到100mhz、250mhz、500mhz、600mhz等等但是串擾也跟著發(fā)生著變化從線對于線對之間的next、psnext、fext、elfext、psnext發(fā)展到線纜之間的anext、psanext,這些都是串擾的延伸,串擾的表現(xiàn)方式。 在串擾的測試中, 高的測試值（db）優(yōu)于低的測試值。因為串擾的數(shù)值是有用信號與噪音信號之間的比值。高的測試值意味著有用信號遠遠大于噪音，低的測試值意味著有用信號與噪音之間的差別不大，對于接收方來說，無法正確接收信號，造成數(shù)據包丟失的現(xiàn)象。crosstal

10、k與頻率有關，當頻率的增加時，串擾值變得更低 ，這就需要增大銅絲直徑，增加線纜的扭矩，增加十字骨架將線纜隔開，增加外護套厚度或增加屏蔽層等等各種生產工藝來解決越來越棘手的串擾問題。 1 信號完整性原理1.1信號完整性概述信號完整性主要是指信號在信號線上傳輸?shù)馁|量，當電路中信號能以要求的時序、持續(xù)時間和電壓幅度到達接收芯片管腳時，該電路就有很好的信號完整性。當信號不能正常響應或者信號質量不能使系統(tǒng)長期穩(wěn)定工作時，就出現(xiàn)了信號完整性問題。我們聽說過很多信號完整性的問題，譬如：振鈴、反射、近端串擾、開關噪聲、非單調性、地彈、電源反彈、衰減、容性負載等。而所有這些都與下面四類特定噪聲源中的一個有關：單

11、一網絡的信號完整性：單一網絡的信號完整性與信號路徑和返回路徑的物理特性有很大關系。當信號從驅動源輸出時，構成信號的電流和電壓將互連線看做一個阻抗網絡。當信號沿網絡傳播時，它不斷感受到互連線引起的瞬態(tài)阻抗變化。如果信號感受到的阻抗保持不變，則信號就保持不失真。然而一旦阻抗發(fā)生變化，信號就在變化處產生反射，并在通過互連線的剩余部分時發(fā)生失真。兩個或多個網絡間的串擾：網絡間的容性耦合和感性耦合，給有害噪聲從一個網絡到達另一網絡提供了路徑。串擾發(fā)生在兩種不同的情況中：互連線為均勻傳輸線時（例如電路板上大部分走線）和互連線為非均勻傳輸線時（例如接插件和封裝）。當感性耦合噪聲處于主導地位時，通常把這種串擾

12、歸為開關噪聲、i噪聲、di-dt噪聲、地彈、同時開關噪聲或同時開工輸出噪聲。這類噪聲是由耦合電感，即所謂互感產生。 通過了解容性耦合和感性耦合的本質，可以優(yōu)化相鄰信號線的物理尺寸設計減小耦合。串擾的某些方面，特別是開關噪聲，會隨著互連線長度的增加和上升沿的減少而增加。上升沿越短，產生串擾越嚴重。電源和地分配中的軌道塌陷：當通過電源和地路徑的電流發(fā)生變化時，在電源路徑和地路徑間的阻抗上將產生一個壓降，這意味著供給芯片的電壓小了，可以看成是電源與地之間的電壓塌陷。在高性能處理器和一些專用集成電路中的趨勢是：低電壓供電，高功率消耗。這使得軌道塌陷越來越嚴重。 來自整個系統(tǒng)的電磁干擾和輻射：電磁干擾（

13、electro-magnetic interference）即emi，或者電磁兼容性（emi），是從一個傳輸線（例如電纜、導線或封裝的管腳）得到的具有天線特性的結果。電磁干擾產生的問題包含過量的電磁輻射及對電磁輻射的敏感性兩方面。1.2 串擾簡介crosstalk(串擾)：是兩條信號線之間的耦合、信號線之間的互感和互容引起線上的噪聲。容性耦合引發(fā)耦合電流，而感性耦合引發(fā)耦合電壓。 pcb板層的參數(shù)、信號線間距、驅動端和接收端的電氣特性及線端接方式對串擾都有一定的影響。 隨著科學技術的發(fā)展，計算機價格越來越低，性能越來越好，局域網的傳輸速度越來越快，局域網的傳輸介質也從同軸電纜轉向了雙絞線和光纖

14、，雙絞線從最初的cat1、cat3、cat5發(fā)展到了現(xiàn)在的cat5e、cat6、cat6a、cat7。 雖然雙絞線性能在一直不斷的提高但是有一個參數(shù)像幽靈一樣一直伴隨著雙絞線，而且伴隨著雙絞線的發(fā)展，這個參數(shù)也越來越重要。這個參數(shù)就是-串擾 (crosstalk)。 近端串擾：近端串擾（next），該串擾是當設備在發(fā)送端傳輸?shù)男盘栺詈系搅硪粚€的相鄰接收端引起的。這是傳輸速率小于100mbps最重要的串擾。然而隨著傳輸數(shù)據的速率越來越高，雙絞線所有線對都需要傳輸數(shù)據即采用的是平行傳輸模式的方法。lan系統(tǒng)還會受到其他串擾的影響遠端串擾（fext）和等效遠端串音干擾（elfext）。遠端串擾（f

15、ext）是指由電纜鏈路近端對別的線對上的信號引起的、感應到遠端線對上的信號。elfext是由衰減與fext相減而得的。相對于fext，elfext更具有實際意義，因為隨著長度的增加fext肯定會發(fā)生一定的變化，這就意味著，相同的線纜在不同的長度，測得的fext為不同值，這也就無法衡量線纜的質量，但是elfext由于引入了衰減這個參數(shù)，就使得在線纜測試時有更加實際的意義，所以測試報告中會經常出現(xiàn)elfext而不是fext這個參數(shù)。 外部串擾：隨著傳輸速率的提高，比如目前火熱的802.3an標準10g base-t中，500mhz的高頻率使得以前可以忽略的線纜與線纜之間的干擾，也被開始考慮在其中，

16、這就是外部串擾anext（alien crosstalk），如果這個參數(shù)不合格，10gbps的速率就會大打折扣，甚至無法運行。cat7直截了當?shù)姆艞壏瞧帘谓Y構，使用單對屏蔽加銅絲編織的屏蔽方法來解決線纜內部之間的干擾和線纜外部之間的干擾，不得不說，串擾讓線纜結構越來越復雜。1.2.1 串擾信號產生的機理串擾是指一個信號在傳輸通道上傳輸時，因電磁耦合而對相鄰的傳輸線產生不期望的影響，在被干擾信號表現(xiàn)為被注入了一定的耦合電壓和耦合電流。過大的串擾可能引起電路的誤觸發(fā)，導致系統(tǒng)無法正常工作。如圖1.2-1所示的電路，ab之間的門電路稱為干擾源網絡，cd之間的門電路稱為被干擾源網絡。只要干擾源一改變狀

17、態(tài)，我們就可以觀察到受害源處的脈沖串擾。圖1.2-1 串擾的干擾源網絡和被干擾網絡信號在傳輸通道上傳輸對相鄰的傳輸線上引起兩類不同的噪聲信號：容性耦合信號與感性耦合信號，如圖1.2-2和圖1.2-3所示。圖1.2-2 電容耦合示意圖圖1.2-3 電感耦合示意圖容性耦合是由于干擾源上的電壓變化在被干擾對象上引起感應電流通過互容而導致的電磁干擾，而感性耦合則是由于干擾源上的電流變化產生的磁場在被干擾對象上引起感應電壓通過互感而導致的電磁干擾。1.2.2 串擾的計算串擾的計算是非常困難的，影響串擾信號幅度有3個主要因素：走線間的耦合程度、走線的間距和走線的端接。在前向和返回路徑上沿微帶線走線的電流分

18、布如圖1.2-4所示。在走線和平面間(或走線和走線之間)的電流分布是共阻抗的，這將導致因電流擴散而產生的互耦，峰值電流密度位于走線的中心正下方并從走線的兩邊向地面快速衰減。圖1.2-4在前向和返回路徑上沿微帶線走線的電流分布當走線與平面間的距離間隔很遠時，前向和返回路徑間的環(huán)路面積增加，使得與環(huán)路面積成比例的電路電感增加。下式描述了使前向和返回電流路徑構成的整個環(huán)路電感最小化的最優(yōu)電流分布。它所描述的電流也使存儲在信號走線周圍磁場內的總能量最小。式中i（d）是信號電流密度，i0是總體電流，h是走線距地層的高度，d是距走線中心線的距離。各種串擾結構的示意圖如圖1.2-5所示，因為位置的不同所以結

19、果也有所不同。（a）（b）（c）圖1.2-5各種串擾結構的示意圖圖1.2-5（a）所示為同層傳輸線之間的情況。串擾表示為被測噪聲電壓與驅動信號的比。常數(shù)k依賴于電流上升時間及干擾走線的長度，這個值總是小于1，在大多數(shù)情況下，近似取1。加大并行信號之間的間距或者減小信號與平面層之間的距離都有助于減小同層信號之間的串擾。對于距離介質高度不同的微帶線，如下。對于處于不同層的帶狀線，如下，使用對兩個參考層高度的并聯(lián)來決定，然后再用下面的公式計算得到。由以上各式可看出，避免或最小化平行線間串擾的最好方法是最大化走線間隔或使走線更近參考層。長時鐘信號和高速并行總線信號的布線應該遵循這一規(guī)則。1.2.3串擾

20、的抑制高速pcb設計的整個過程包括了電路設計、芯片選擇、原理圖設計、pcb布局布線等步驟，設計時需要在不同的步驟里發(fā)現(xiàn)串擾并采取辦法來抑制它，以達到減小干擾的目的。不管是設計前的串擾計算，還是布局布線前的仿真，或是布局布線后的仿真，都是為了使pcb板能快速達到最小的干擾。因此需要在設計過程中運用以前的經驗來解決現(xiàn)在的問題，以下就是有效避免布局布線中串擾的經驗總結：容性耦合和感性耦合產生的串擾隨受干擾線路負載阻抗的增大而增大，所以減小負載可以減小耦合干擾的影響。盡量增大可能發(fā)生容性耦合導線之間的距離，更有效的做法是在導線間用地線隔離。在相鄰的信號線間插入一根地線也可以有效減小容性串擾，這根地線需

21、要每1/4波長就接入地層。感性耦合較難抑制，要盡量降低回路數(shù)量，減小回路面積，不要讓信號回路共用同一段導線。避免信號共用環(huán)路。在高速pcb設計的過程中，不僅需要對理論概念的詳細理解，同樣需要不斷的積累經驗，不斷完善理論。同時，對相關輔助軟件的熟練運用也可以縮短設計周期，從而提高競爭力，對設計的成功完成起到重要的作用。高速pcb板級、系統(tǒng)級設計是一個復雜的過程，包括信號串擾在內的信號完整性問題越來越不容忽視，因此需要設計者在設計的時候對信號完整性問題有全面的規(guī)劃與考慮，在設計周期的各個階段采用不同的方法來確保設計快速、精確地完成，從而節(jié)約時間、避免重復設計。1.3 hyperlynx軟件概念介紹

22、hyperlynx為pcb 設計人員提供得心應手的工具，以解決高速和信號完整性問題。hyperlynx包括前仿真工具：line sim和后仿真工具：boardsim。主要特點：a.易學易用b.使用工業(yè)標準ibis模型c.主要pcb產品都提供接口d.探索pcb物理規(guī)則以解決信號完整性問題e.通過布局前仿真解決串擾問題f.很容易找到準確的端接方式g.在樣機或生產之前找到和解決信號完整性問題h.通過輻射的預測和電流的計算，對emi/emc失敗提供預警i.提供到xtk, eplanner, icx, hspice 的鏈接串擾(crosstalk)分析在你的板子上進行串擾(crosstalk)分析將有助

23、于你預測它在高速pcb設計中的問題。它將讓你成為一個見多識廣的專家，決定有關互連(interconnect)編輯的問題以及受到的影響。這個串擾(crosstalk)分析將計算所有類型的設計情況，從簡單的網絡的導線之間到今天復雜的背板設計中物理的高速總線拓樸結構。hyperlynx的布局布線前和布局布線后串擾(crosstalk)分析工具快速容易地提供精確的結果，節(jié)約你的時間，避免原理樣機反復設計制造而帶來的開銷。強大的串擾(crosstalk)分析a. 集成電路的電磁場解決方案(electromagnetic field solver)b. 精確地預測串擾(crosstalk)的波形，包括對于

24、任何導線拓撲和ic布局正向和反向的影響c. 容許任何aggressor和victim網絡的組合d. 使用快速的邊界元素場解決方案，自動地從區(qū)域串擾(cross-sectional)提取電磁偶合參數(shù)(rlc和g)e. 顯示電和磁場的曲線f. 建議優(yōu)化的避免串擾(crosstalk)的信號端點電阻范圍g. 生成導線阻抗(impedance)、信號傳播延時、電容性和電感性偶合參數(shù)h. 包括驅動ic反射影響i. 精確地仿真短線和長線的串擾(crosstalk)j. 當拓撲結構需要時，支持多個同時發(fā)生的aggressor和victim網絡k. 交互式的串擾(crosstalk)，快速整板分析能力，批處理

25、串擾(crosstalk)分析，具有電子表格接口方式的批處理能力(兼容excel和lotus 1-2-3)l. 對于沒有模型的網絡具有缺省的ic模型自動選擇能力hyperlynx ghz 包括一整套布局布線前后的信號完整性分析、串擾分析和emc 分析的工具2 仿真分析mentor graphics公司的hyperlynx軟件是業(yè)界應用最為普遍的高速pcb仿真工具。它包括布局布線前(linesim )和布局布線后(boardsim )及多板分析功能,可以幫助設計者對電路板上頻率低至幾十兆赫茲,高達千兆赫茲以上的網絡進行信號完整性與電磁兼容性仿真分析,消除設計隱患,建立設計約束規(guī)則,提高設計成功率

26、,縮短研發(fā)周期。在高速pcb板上,一條信號線會受到多條信號線的電磁干擾。但是毗鄰的兩個網絡對受害網絡造成的串擾最為顯著。為了使串擾達到最大化,更接近實際,所以建立一個受害線(victim)和兩個攻擊線(aggressor)的三線系統(tǒng),如圖2。圖 2 三線系統(tǒng)原理和具體線路仿真參數(shù)設置為:頂層設置為微帶線,電介質常數(shù)為4.0,5層板,走線寬度 = 6 in,走線長度= 12 mils。信號驅動器和接受器均采用cmos高速器件模型。 pcb 疊層結構設置如圖3。串擾是在上升沿和下降沿電流變化時產生的,由多種因素造成的結果。例如線間距、線寬度等都對串擾分別有一定的影響。下面分別就這幾個方面進行仿真,

27、分析對串擾的影響(以下都是對三線系統(tǒng)進行仿真,而且都是分析遠端串擾) 。圖 3pcb 疊層結構2.1 linesim 串擾分析linesim 的串擾選項可以制定布線前的布線約束，可以研究控制一般總線上的串擾的不同方法。圖 4布線前的布線約束2.1.1 總線設計的間距設計一個總線，保證在每一根總線上的互相串擾不超過200mv，用 linesim的串擾仿真功能來達到您的目標，建立合適的布線約束條件規(guī)則。2.1.2 建立基本的傳輸線在圖2中的三線系統(tǒng)中建立一組三個相鄰的走線。點擊工具條上的新建 linesim原理圖圖標，建立一個新的 linesim原理圖。在“coupled”中選擇單選按鈕“stac

28、kup”將進入“add to coupling regions”對話框頁，（new coupling）將出現(xiàn)在左邊的窗口中?，F(xiàn)在點擊“edit coupling region”表頁， laye設為“3, signal, innersignal1”，傳輸線類型分別設為“aggressor 1”，“victim”，“aggressor 2” 。圖 5建立三組相鄰走線如圖 5，設置一組三個相鄰的走線，在對話框的頂部，在 name域中輸入“generic bus example ”，改變長度為 12.0 inches。2.1.3 指派 ic 模型下一步，指派 ic 模型。右鍵點擊 cell:a0位置上

29、的 ic 符號，將出現(xiàn)一個“assign models”對話框。a0，a2 的ic model設置“easy.mod”“cmos，3.3v，faster”。請注意在 ic 符號的“assign models”對話框中指派的模型默認為“input”類型。通過選擇對話框中的“buffer setting ”改變u(a0) 和u(a2) 類型“output”類型。在仿真這個設計之前，我們將驅動端 u(a0)更改為更快的器件，以便在示波器仿真時與 u(a2)的波形不至于重疊：“assign models” “select”在“assign models”對話框中點擊 u(a0)。再點擊“select”

30、按鈕，將 其“cmos 3.3v ultra-fast”，其中“buffer settings”項目中選擇“stuck low”，這表示在仿真中這個信號是保持在不變的低電平。此時，中間的走線驅動器旁邊的“0”，這時驅動是“struck low”的。圖 6指派ic模型2.1.4 victim與aggressor線將各驅動 ic設置為這種方式（中間走線設定為“stuck low”外面的走線設定為開關信號）是因為我們想將中間的走線定義為“victim”（受害者）和將 外面的兩根線定義為“aggressors”（攻擊者） 。例如，我們想看看當周圍的走線 有開關跳變時，將在這根中間的走線上產生多大的串擾

31、。但是請注意我們并沒有 讓中間的這根走線完全沒有驅動，我們給它指派的一個驅動器，但是將其設定為 靜態(tài)。victim的 ic驅動模型很重要，因為低阻抗的驅動產生的反射將超過串擾的能量。請注意關于“victims”和“aggressors”linesim 可以仿真任何混合的“victim”和“aggressor”走線事實上，仿真器并不區(qū)分它們之間的差別。通常地，您總是指定一根被設定為開關信號的走線為“aggressors”而另一根被觀察串擾信號的走線為“victims”在這個仿真中，我們也可以將中間的這根走線設定為開關信號，在這種情況下它就成為既是aggressor也是 victim 的走線了。2

32、.1.5 耦合域linesim的串擾功能可以讓您在任何的 linesim原理圖中增加耦合信息。在 原理圖中的任何走線可以通過簡單地點擊右鍵改變它的類型為“coupledstackup”而且可以定義任何數(shù)量的耦合域，任何一根線可以被增加到任意的一個耦合域中去。當一根傳輸線被設定為耦合時，在原理圖編輯器中的顯示與未耦合的走線是不同的。在原理圖中，將鼠標指向任何一根傳輸線。請注意傳輸線周圍黃色的高亮方框，以及通過鼠線相連的同一電磁耦合域中的其他傳輸線。一旦一些傳輸線被定義為一個耦合域，域中的各屬性以及長度等可以被定義，以便精確地符合您需要仿真的條件，而且這個定義是通過幾何圖形方式的，將這個幾何圖形方

33、式的參數(shù)轉化為電磁參數(shù)就是 linesim的工作了。在右下角的阻抗列表中列出了電特性的概要（需要更多的電特性數(shù)據，請看后面）。剛才定義的耦合域如下：走線都是 6 mils寬和 8 mils間距（邊到邊）耦合走線的長度為 12 inches現(xiàn)在耦合域沒任何改變，對目前的參數(shù)設置情況下做一個仿真，觀察其能產生多大的串擾。而設計目標是串擾不超過 200mv。觀察此時產生的串擾，波形幅度大的為接收端的串擾，幅度較小的為驅動端的串擾。圖7 victim走線接收端和驅動端串擾仿真一下現(xiàn)在的原理圖的耦合域，點擊工具條上的示波器圖標按鈕（open oscilloscope/simulator） 或者從菜單的

34、simulate - run scope，將打開數(shù)字示波器的窗口。確認 driver waveform選項被設置為“edge”“falling edge”以及ic 模型被設置為“typical”點擊開始仿真“start simulation”按鈕。此時藍色波形最大串擾為612mv，后續(xù)波形都將用這個波形作為參考。2.1.6 增加線距減小串擾減小串擾的一個明顯的辦法就是增加走線之間的間距。編輯耦合域，增加線間距從 8 mils 到 16 mils，重新仿真。在“coupling region”列表中，點擊選擇列表中的傳輸線“tl(a1:b1), victim”，在“trace-to-trace

35、separation”區(qū)域，在“l(fā)eft”和“right”編輯框中 輸入 16，以增加線間的間距。同時在圖形顯示中的間距也變得更大了。點擊“確定”關閉對話框，然后點擊工具條上的示波器圖標，打開示波器仿真窗口。點擊開始仿真“start simulation”按鈕。如圖 8（b），這時最大串擾值（藍色波形）已經減小了，由接近612mv降到了250mv，但是還是超過了設計允許范圍。圖8（a）線間距為8 in的串擾圖8（b）線間距為16 in的串擾2.1.7 減小介質層厚度除了改變線間距，還有許多辦法可以影響串擾。有時可以通過調整 pcb的疊層結構參數(shù)，調整疊層結構來對串擾也會有影響。編輯 pcb 疊

36、層，減小參考層與內信號層 的間距從 10mils改為 5mils；然后重新仿真。最小化示波器窗口。將“vcc” 和“inner1”之間的介質層 thickness 的 10改為 5。同樣點擊位于“gnd”和“inner2”之間的介質層，將thickness的 10改為 5。點擊開始仿真“start simulation”按鈕。通過選擇和取消示波器窗口右邊的“previous result”復選框，將修改參數(shù)后的結果與剛才的結果進行對比。圖 9（a）介質層為10 mils的串擾圖9（b）介質層為5 mils的串擾圖9（b）中， victim 線接收端的最大串擾值已經大大地降低了，為 258mv，

37、目前的設置基本上可以達到我們的設計目標。一般來說，串擾可以被許多因素所影響，例如：驅動 ic 的技術、線間距、線寬、線長、端接（串擾需要更加比單端線復雜的端接）和 pcb疊層（疊層順序和介質的厚度）等。2.1.8 凈化aggressor信號最后，請注意 aggressor 1 和 aggressor 2上的藍色和橙色的波形上的過沖，如果我們能夠端接這兩根傳輸線，將會大大減小串擾。點擊工具條上的“open terminator wizard”按鈕圖標。 u(a0)的“apply tolerance”會建議aggressor 1傳輸線上增加一個 56 ohm的串連端接電阻。u(a0)右邊的電阻符號

38、（傳輸線左的“resistor”輸入 70。對于 u(a2)重復以上的兩個步驟。返回示波器窗口重新仿真。這時，波形有了很大的改善，串擾峰值只有93mv。圖10（a）沒有凈化aggressor信號的串擾圖10（b）凈化aggressor后信號的串擾2.1.9 victim 網絡的端接在 victim 線上的串擾值已經達到了我們的設計要求，這個演示就到此為止。 但是，如果這根線上的驅動器為時鐘沿 1ns，那么我們就應該繼續(xù)，并最好在這 根網絡上增加端接。左鍵點擊 victim 網絡上的串連電阻，象 agressor一樣加入一個56 ohms的串連電阻。右鍵點擊 u(a1)，將其從“stuck low”改為“output”類型。觀察綠色 u(b1)的信號下降沿。圖11（a）未端接時線的串擾圖11（b）端接時線的串擾圖11 ( a)是沒有對victim 進行端接的串擾波形圖,其串擾峰值為612mv。利用終端向導在victim線上串行端接阻值為56ohms的電阻，其串擾波形如圖11 ( b) ，峰值為220mv。顯然，對victim線上采用端接技術同樣會減小串擾 。3 結論串擾在高速高密度的電路設計中普遍存在，串擾對系統(tǒng)的影響一般都是負面的。為減小串擾，最基本的就是讓干擾源網絡與被干擾網絡之間的耦合越小越好。在高密度復雜的pcb設計中完全避免串擾是不可能的，但在系統(tǒng)設計中，設計者應考慮