EDA課程設(shè)計(jì)數(shù)字頻率計(jì)

1、eda課程設(shè)計(jì)報(bào)告題 目: 數(shù)字頻率計(jì) 姓 名： 院 系： 電氣學(xué)院 專業(yè)： 電子信息工程 指導(dǎo)教師： 完成時(shí)間: 2012年 6 月5 日目 錄1 課程設(shè)計(jì)題目、內(nèi)容與要求 1.1 設(shè)計(jì)內(nèi)容1.2 具體要求2 系統(tǒng)設(shè)計(jì) 2.1 設(shè)計(jì)思路2.2 系統(tǒng)原理與設(shè)計(jì)說(shuō)明3 系統(tǒng)實(shí)現(xiàn) 4 系統(tǒng)仿真 5硬件驗(yàn)證（操作）說(shuō)明6總結(jié) 7 參考書目 1 課程設(shè)計(jì)題目、內(nèi)容與要求1.1課程設(shè)計(jì)的題目：數(shù)字頻率計(jì)設(shè)計(jì)1.2課程設(shè)計(jì)內(nèi)容：（1）設(shè)計(jì)一個(gè)能測(cè)量方波信號(hào)的頻率計(jì)；（2）測(cè)量范圍是0-999999hz；（3）結(jié)果用十進(jìn)制數(shù)顯示。2 系統(tǒng)設(shè)計(jì)2.1設(shè)計(jì)思路：2.1.1 數(shù)字頻率計(jì)是一種用十進(jìn)制數(shù)字顯示被測(cè)信

2、號(hào)頻率的數(shù)字測(cè)量?jī)x器.它的基本功能是測(cè)量方波信號(hào)及其他各種單位時(shí)間內(nèi)變化的物理量。本數(shù)字頻率計(jì)采用自頂向下的設(shè)計(jì)思想，通過(guò)閘門提供的1s閘門時(shí)間對(duì)被測(cè)信號(hào)進(jìn)行計(jì)數(shù)及測(cè)出的被測(cè)信號(hào)的頻率，測(cè)出的頻率再通過(guò)譯碼器譯碼后輸出給顯示器顯示。根據(jù)系統(tǒng)設(shè)計(jì)的要求，數(shù)字頻率計(jì)的電路原理框圖如下：4位十進(jìn)制計(jì)數(shù)器鎖存電路譯碼電路計(jì)數(shù)器閘門控制電路片選電路數(shù)據(jù)選擇電路led數(shù)碼顯示待測(cè)輸入信號(hào)4mhz時(shí)鐘4mhz時(shí)鐘圖1 數(shù)字頻率計(jì)電路原理框圖2.2 系統(tǒng)原理與設(shè)計(jì)說(shuō)明系統(tǒng)各個(gè)模塊的功能如下：221標(biāo)準(zhǔn)時(shí)鐘發(fā)生電路模塊借用實(shí)驗(yàn)板上標(biāo)準(zhǔn)時(shí)鐘發(fā)生電路，為計(jì)數(shù)閘門控制電路提供一個(gè)標(biāo)準(zhǔn)8hz信號(hào)。222 計(jì)數(shù)器閘門控制

3、電路模塊計(jì)數(shù)器閘門控制電路就是產(chǎn)生三個(gè)控制信號(hào)，即計(jì)數(shù)器復(fù)位信號(hào)、4位十進(jìn)制計(jì)數(shù)器允許計(jì)數(shù)信號(hào)、鎖存信號(hào)。2.2.3鎖存電路模塊鎖存電路就是為了讓led數(shù)碼管在信號(hào)來(lái)臨之前保持計(jì)數(shù)值不變。2.2.4計(jì)數(shù)器復(fù)位電路模塊計(jì)數(shù)器復(fù)位電路是讓頻率計(jì)恢復(fù)到計(jì)數(shù)初始態(tài)。2.2.5 led數(shù)碼管驅(qū)動(dòng)電路模塊led數(shù)碼管驅(qū)動(dòng)電路就是為led數(shù)碼管提供驅(qū)動(dòng)電壓。 3系統(tǒng)實(shí)現(xiàn)此部分先講各個(gè)模塊再講模塊聯(lián)調(diào)的實(shí)現(xiàn)。3.1各部分模塊的源程序 模塊 fen 見(jiàn)圖 1.1 ，通過(guò)對(duì) 4mhz 時(shí)鐘進(jìn)行分頻以獲得 0.5 hz 時(shí)鐘，為核心模塊 corna 提供 1 的閘門時(shí)間。library ieee; use ieee

4、.std_logic_1164.all; entity fen is port(clk:in std_logic; q:out std_logic); end fen; architecture fen_arc of fen is begin process(clk) variable cnt: integer range 0 to 3999999; variable x:std_logic; begin if clkevent and clk=1then if cnt3999999 then cnt:=cnt+1; else cnt:=0; x:=not x; end if; end if;

5、 q=x; end process; end fen_arc; 模塊 sel見(jiàn)圖1.2，該模塊產(chǎn)生數(shù)碼管的片選信號(hào)。library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity selx is port(clk:in std_logic; sel:inout std_logic_vector(2 downto 0); end selx; architecture sel_arc of sexl is begin process(clk) variable cnt:std_logic_vect

6、or(2 downto 0); begin if clkevent and clk=1then cnt:=cnt+1; end if; sel=cnt; end process; end sel_arc; 核心模塊 corna見(jiàn)圖1.3，該模塊是整個(gè)程序的核心，它能在 1 的閘門時(shí)間里完成對(duì)被測(cè)信號(hào)頻率計(jì)數(shù)的功能，并通過(guò)選擇輸出數(shù)據(jù)實(shí)現(xiàn)自動(dòng)換檔的功能。library ieee; use ieee.std_logic_1164.all; use ieee.std_logic_unsigned.all; entity corna is port(clr,sig,door:in std_logic;

7、 alm:out std_logic; q3,q2,q1,q0,dang:out std_logic_vector(3 downto 0); end corna; architecture corn_arc of corna is begin process(door,sig) variable c0,c1,c2,c3,c4,c5,c6:std_logic_vector(3 downto 0); variable x:std_logic; begin if sigevent and sig=1then if door=1then if c01001then c0:=c0+1; else c0:

8、=0000; if c11001then c1:=c1+1; else c1:=0000; if c21001then c2:=c2+1; else c2:=0000; if c31001then c3:=c3+1; else c3:=0000; if c41001then c4:=c4+1; else c4:=0000; if c51001then c5:=c5+1; else c5:=0000; if c61001then c6:=c6+1; else c6:=0000; alm=1; end if; end if; end if; end if; end if; end if; end

9、if; else if clr=0then alm=0; end if; c6:=0000; c5:=0000; c4:=0000; c3:=0000; c2:=0000; c1:=0000; c0:=0000; end if; if c6/=0000then q3=c6; q2=c5; q1=c4; q0=c3; dang=0100; elsif c5/=0000then q3=c5; q2=c4; q1=c3; q0=c2; dang=0011; elsif c4/=0000then q3=c4; q2=c3; q1=c2; q0=c1; dang=0010; elsif c3/=0000

10、then q3=c3; q2=c2; q1=c1; q0=c0; dang=0001; end if; end if; end process; end corn_arc; 模塊 lock見(jiàn)圖1.4，該模塊實(shí)現(xiàn)鎖存器的功能,在信號(hào)l的下降沿到來(lái)時(shí)將信號(hào)a4、a3、a2、a1鎖存。library ieee; use ieee.std_logic_1164.all; entity lock is port(l:in std_logic; a4,a3,a2,a1,a0:in std_logic_vector(3 downto 0); q4,q3,q2,q1,q0:out std_logic_vect

11、or(3 downto 0); end lock; architecture lock_arc of lock is begin process(l) variable t4,t3,t2,t1,t0:std_logic_vector(3 downto 0); begin if levent and l=0then t4:=a4; t3:=a3; t2:=a2; t1:=a1; t0:=a0; end if; q4=t4; q3=t3; q2=t2; q1=t1; q0qqqqqqqqqqqqqqqqqclk,q=qq);u2:selx port map(clk=clk,sel=sel);u3:

12、corna port map(clr=clr,sig=sig,door=qq,alm=alm,q3=qq3,q2=qq2,q1=qq1,q0=qq0,dang=qqdang);u4:lock port map(l=qq,a4=qq3,a3=qq3,a2=qq2,a1=qq1,a0=qqdang,q4=tt4,q3=tt3,q2=tt2,q1=tt1,q0=tt0); u5:ch port map(sel=sel,a3=tt4,a2=tt3,a1=tt2,a0=tt1,dang=tt0,q=ww);u6:disp port map(d=ww,q=q);end sd;本部分講述的是用圖形的方法來(lái)實(shí)

13、現(xiàn)模塊聯(lián)調(diào)，在mux plusii中現(xiàn)將編譯好的各模塊生成為圖形（filecreat default symbol），再打開(kāi)新建一個(gè)圖形編輯器（filenewgraphic editor file）進(jìn)行圖形拼湊編譯就可以了，最后的圖形如下圖： 4 系統(tǒng)仿真整個(gè)系統(tǒng) 的仿真波形如下：測(cè)試信號(hào)是頻率為5khz脈沖時(shí)的仿真波形圖第一次仿真中的換檔情況測(cè)試信號(hào)是頻率為25khz脈沖時(shí)的仿真波形圖測(cè)試信號(hào)是頻率為250khz脈沖時(shí)的仿真波形測(cè)試信號(hào)是周期為6ms脈沖時(shí)的仿真波形圖5硬件驗(yàn)證說(shuō)明將下載好程序的主芯片根據(jù)事先定義好的管腳連好線，clk端口用實(shí)驗(yàn)箱的輸出為4mhz的標(biāo)準(zhǔn)時(shí)基信號(hào)，sig端口接入被測(cè)的信號(hào)，clr端口連接一個(gè)電平開(kāi)關(guān)，將電平開(kāi)關(guān)-置高電平，輸出端接好led顯示器就可以觀察被測(cè)信號(hào)的頻率了。6 總結(jié)這次課程設(shè)計(jì)的主要任務(wù)是設(shè)計(jì)一個(gè)數(shù)字頻率計(jì),雖然老師為我們提供了一些相關(guān)的信息,也給了我們一個(gè)實(shí)驗(yàn)設(shè)計(jì)的輪廓,但在實(shí)際設(shè)計(jì)過(guò)程中還是遇到了不少的問(wèn)題。畫流程圖、編寫程序、編譯以及仿真等等，當(dāng)有不清楚的時(shí)候就查一些相關(guān)的資料并向別的同學(xué)請(qǐng)教，然后再編再改，直到成功為止。通過(guò)自己的努力和同學(xué)的幫助完成了這次設(shè)計(jì)，但我覺(jué)得過(guò)程更重要。通過(guò)這次的課程設(shè)計(jì)，讓我明白了“三人行，必有我?guī)熝伞?，更讓我懂得了，在困難和未知面前，只要我們勇敢地去嘗試，總結(jié)經(jīng)驗(yàn)，汲取教訓(xùn)，努力做好每