畢業(yè)設計（論文）CMOS運算放大電路的版圖設計

1、成都電子機械高等?？茖W校畢業(yè)論文（設計）目 錄摘要.3第1章 引言.3 1.1集成電路版圖設計的發(fā)展現(xiàn)狀和趨勢.3 1.2 cmos 電路的發(fā)展和特點.5第2章 cmos運算放大器電路圖.8 2.1 pspice軟件介紹.8 2.1.1 pspice運行環(huán)境.12 2.1.2 pspice功能簡介.12 2.2 cmos運算放大器電路圖的制作.14 2.3 小結(jié).20第3章 版圖設計.20 3.1 l-edit軟件介紹.20 3.2 設計規(guī)則.21 3.3 集成電路版圖設計.24 3.3.1 pmos版圖設計.24 3.3.2 nmos版圖設計.27 3.3.3 cmos運算放大器版圖設計.2

2、7 3.3.4 優(yōu)化設計.32第4章 仿真.40 4.1 drc仿真.41 4.2 lvs 對照.42第5章 總結(jié).48附錄.50參考文獻.52致謝.53摘 要 介紹了cmos運算放大電路的版圖設計。并對pmos、nmos、cmos運算放大器版圖、設計規(guī)則做了詳細的分析。通過設計規(guī)則檢查（drc）和版圖與原理圖對照（lvs）表明，此方案已基本達到了集成電路工藝的要求。關鍵詞： cmos 放大器 nmos pmos 設計規(guī)則檢查 版圖與原理圖的對照abstract the layout desigen of cmos operation amplifer is presented in this

3、 paper.analysis the layouts and design rules of pmos,nmos, and cmos operation amplifer. the results of design rule check(drc)and layout verification schmatic(lvs) shown that the project have already met to the needs of ic fabricated processing. keywords: cmos amplifer nmos pmos drc lvs 第一章 引言11 集成電路

4、版圖設計的發(fā)展現(xiàn)狀和趨勢集成電路的出現(xiàn)與飛速發(fā)展徹底改變了人類文明和人們?nèi)粘Ｉ畹拿婺?。近幾年，中國集成電路產(chǎn)業(yè)取得了飛速發(fā)展。中國集成電路產(chǎn)業(yè)已經(jīng)成為全球半導體產(chǎn)業(yè)關注的焦點，即使在全球半導體產(chǎn)業(yè)陷入有史以來程度最嚴重的低迷階段時，中國集成電路市場仍保持了兩位數(shù)的年增長率，憑借巨大的市場需求、較低的生產(chǎn)成本、豐富的人力資源，以及經(jīng)濟的穩(wěn)定發(fā)展和寬松的政策環(huán)境等眾多優(yōu)勢條件，以京津唐地區(qū)、長江三角洲地區(qū)和珠江三角洲地區(qū)為代表的產(chǎn)業(yè)基地迅速發(fā)展壯大，制造業(yè)、設計業(yè)和封裝業(yè)等集成電路產(chǎn)業(yè)各環(huán)節(jié)逐步完善。2006年中國集成電路市場銷售額為4862.5億元，同比增長27.8%。其中ic設計業(yè)年銷售額為

5、186.2億元，比2005年增長49.8%。2007年中國集成電路產(chǎn)業(yè)規(guī)模達到1251.3億元，同比增長24.3%，集成電路市場銷售額為5623.7億元，同比增長18.6%。而計算機類、消費類、網(wǎng)絡通信類三大領域占中國集成電路市場的88.1%。目前，中國集成電路產(chǎn)業(yè)已經(jīng)形成了ic設計、制造、封裝測試三業(yè)及支撐配套業(yè)共同發(fā)展的較為完善的產(chǎn)業(yè)鏈格局，隨著ic設計和芯片制造行業(yè)的迅猛發(fā)展，國內(nèi)集成電路價值鏈格局繼續(xù)改變，其總體趨勢是設計業(yè)和芯片制造業(yè)所占比例迅速上升。集成電路掩模版圖設計是實現(xiàn)集成電路制造所必不可少的設計環(huán)節(jié)，它不僅關系到集成電路的功能是否正確，而且也會極大程度地影響集成電路的性能、

6、成本與功耗。近年來迅速發(fā)展的計算機、通信、嵌入式或便攜式設備中集成電路的高性能低功耗運行都離不開集成電路掩模版圖的精心設計。一個優(yōu)秀的掩模版圖設計者對于開發(fā)超性能的集成電路是極其關鍵的。集成電路掩模版圖設計是一門技術，它需要設計者具有電路系統(tǒng)原理與工藝制造方面的基礎知識。但它更需要設計者的創(chuàng)造性、空間想象力和耐性，需要設計者長期工作的經(jīng)驗和知識的積累，需要設計者對日新月異的集成電路發(fā)展密切關注和探索。12 cmos 電路的發(fā)展和特點 互補金屬-氧化物-半導體集成電路，簡稱cmos電路，是集成電路中于六十年代后期才發(fā)展起來的后起之秀。大家知道，半導體概念雖然早在三十年代初期就已經(jīng)提了出來。但是由

7、于當時對半導體表面的認識不足和實際工藝控制不良，所以真正的場效應器件一直未能付諸實現(xiàn)。只有到了六十年代，隨著平面型晶體管的發(fā)展，以及人們對于半導表面性質(zhì)認識的深化，特別是具有優(yōu)良性能的熱生長二氧化硅薄膜的成功生長，才導致mos絕緣柵場效應晶體管和mos集成電路的問世。 互補型mos集電路，也早在1963年首先由萬勒斯（f。m。wanlass）和薩（c。t。sah）在國際固體電路會議上提出。他們發(fā)表了題為“使用場效應金屬氧化物半導體三極管的毫微瓦邏輯”的文章。他們的工作表明，采用硅平面工藝制成的一對增強的p溝道和n溝道互補mos場效應晶體管可以組成一個基本倒相器具。上方為一個n溝道m(xù)os場效應晶

8、體管，下方為一個p溝道場效應晶體管。他們用由這種倒相器組成的三級環(huán)形振蕩器測量了電路的延遲時間。指出這樣的邏輯電路具有極低的靜態(tài)功耗，高的輸入阻抗和較快的工作速度。同時還指出用互補電路形式組成其他邏輯電路，如或非門、置位復位觸發(fā)器的可能性。他們的工作為cmos集成電路奠定了基礎。但是因為要在同一硅片上制作兩種溝道的mos場效應晶體管，又都要保證增強型工作，其工藝難度比單溝道電路大得多。所以直到六十年代末期才由美國無線電公司生產(chǎn)出cmos集成電路供應市場。 一旦cmos集成電路在電子領域中嶄露頭角，由于它本身的優(yōu)異性能，立刻受到人們的極大重視，發(fā)展極為迅速。美國、日本等國家的各主要半導體廠家競相

9、生產(chǎn)。電路產(chǎn)量成倍增長，電路品種日新月異，電路規(guī)模逐步加大。例如1973年在美國半導體通用邏輯電路的生產(chǎn)中，cmos電路僅占第四位，次于ttl電路，ecl電路和dtl電路。但是自1975年以來，它就大大地超過了ecl和dtl電路而躍居第二位。不僅取代了速度慢、功耗大的pmos電路，而且也壓倒了除去ttl電路以外的一切雙極型電路。表1-1中給出美國各類半導體邏輯電路（不包括存貯器和微處理機）近年來的發(fā)展情況?？梢钥闯?，cmos電路至今仍然保持著蓬勃發(fā)展的趨勢。 幾年來cmos電路的品種和參量指標也不斷提高。例如美國無線電公司的cd4000系列已從幾十種發(fā)展到一百多種。其中增加了高速系列和許多中、

10、大規(guī)模電路。電源電壓的花園也由318伏擴大到320伏。美國國家半導體公司生產(chǎn)了74c系列的cmos電路產(chǎn)品，它是與是ttl電路的7400系列具有相同的管腳排列，因而可以直接取代之。此外費爾查德公司發(fā)展了等平面工藝的cmos電路，哈里斯公司研制了介質(zhì)隔離的cmos電路產(chǎn)品，均使電路性能不斷提高。特別是用sos工藝制成的cmos1024位的隨機存取存貯器以及cmos微處理機進入市場，標志著cmos電路已經(jīng)進入了大規(guī)模電路的領域。為了進一步提高cmos電路的集成度，各廠家也正從事一些新工藝方案和新線路形式的研究。例如美國無線電公司的閉合cmos邏輯（c2l），菲利浦公司應用局部氧化工藝于cmos電路

11、（locmos）, 都可以大大減小隔離面積，使集成度進一提高。東芝公司的致力態(tài)時鐘cmos電路（c2mos），也可以減小器件的數(shù)目。 我國cmos集成電路在七十年代初已有單位從事研制和生產(chǎn)。四機部主持的全國cmos電路品種優(yōu)選和聯(lián)合設計定型工作，更加促進了cmos電路的發(fā)展。目前生產(chǎn)的單位已經(jīng)普及全國，品種也大為增加。 cmos電路的發(fā)展如此迅速是與它本身具有的優(yōu)良性能分不開的。cmos電路與其他類型邏輯電路的比較在表1-2中給出?？梢钥闯觯琧mos電路的靜態(tài)功耗極低，動態(tài)功耗比例于工作頻率。其邏輯擺幅大，抗干擾能力很強，特別適宜于噪音環(huán)境惡劣 條件下工作。它的工作速度也較快，一般工藝的cmo

12、s電路比單溝道的mos電路要快，而sos工藝的cmos電路可以與雙極型的ttl電路媲美，但功耗要低幾個數(shù)量級。此外，cmos電路的工作電源電壓范圍很寬，只需要單一電源工作，對電源的穩(wěn)定度要求不高，便于與其他類型電路接口。但是因為cmos電路隔離工藝采用的隔離環(huán)占用面積較大，影響集成的提高。圖1。2中給出cmos與其他電路版圖尺寸的比較。所以改進cmos電路的隔離工藝以提高集成度，是它的一個主要問題。由于cmos電路的工藝難度較高，成本較貴。故初期發(fā)展的cmos電路大多局限應用于功耗的特殊領域中，如一般電子儀器和電子手表等。但是隨著工藝水平的不斷提高，cmos電路的成本也在逐步下降。目前功能和集

13、成度與ttl電路相當?shù)腸mos電路，其成本已接近或略低于ttl電路了，這為cmos電路的廣泛應用開辟了極好的前景。第二章 cmos運算放大器電路圖的制作21 pspice軟件介紹隨著電子計算機技術的發(fā)展，計算機輔助設計已經(jīng)逐漸進入電子設計的領域。模擬電路中的電路分析、數(shù)字電路中的邏輯模擬，甚至是印制電路板、集成電路版圖等等都開始采用計算機輔助工具來加快設計效率，提高設計成功率。而大規(guī)模集成電路的發(fā)展，使得原始的設計方法無論是從效率上還是從設計精度上已經(jīng)無法適應當前電子工業(yè)的要求，所以采用計算機輔助設計來完成電路的設計已經(jīng)勢在必行。同時，微機以及適合于微機系統(tǒng)的電子設計自動化軟件的迅速發(fā)展使得計

14、算機輔助設計技術逐漸成為提高電子線路設計的速度和質(zhì)量的不可缺少的重要工具。 在電路設計工作方面，最初使用的是protel公司dos版本的tango軟件，在當時這一軟件被看作是多么的先進，因為在這以前沒有人能像電腦那樣快速、準確的畫出電路圖，制出電路板。如今，隨著windows95/98及nt操作系統(tǒng)的出現(xiàn)，一些更方便、快捷的電路設計軟件應運而生。如：tango、protel、orcad、pspice、electronicsworkbench、veribest、pad2000等。 pspice是較早出現(xiàn)的eda(electronicdesignautomatic,電路設計自動化)軟件之一，也是當

15、今世界上著名的電路仿真標準工具之一，1984年1月由美國microsim公司首次推出。它是由spice發(fā)展而來的面向pc機的通用電路模擬分析軟件。 spice(simulationprogramwithintegratedcircuitemphasis)是由美國加州大學伯克利分校開發(fā)的電路仿真程序，它在眾多的計算機輔助設計工具軟件中，是精度最高、最受歡迎的軟件工具。隨后，版本不斷更新，功能不斷完善?；赿os操作系統(tǒng)的pspice5.0以下版本自80年代以來在我國得到廣泛應用。目前廣泛使用的pspice5.1以后版本是microsim公司于1996年開發(fā)的基于windows環(huán)境的仿真程序，并且

16、從6.0版本開始引入圖形界面。1998年著名的eda商業(yè)軟件開發(fā)商orcad公司與microsim公司正式合并，自此microsim公司的pspice產(chǎn)品正式并入orcad公司的商業(yè)eda系統(tǒng)中,成為orcad/pspice。但pspice仍然單獨銷售和使用，推出的最新版本為pspice9.1。 pspice軟件具有強大的電路圖繪制功能、電路模擬仿真功能、圖形后處理功能和元器件符號制作功能，以圖形方式輸入，自動進行電路檢查，生成網(wǎng)表，模擬和計算電路。它的用途非常廣泛，不僅可以用于電路分析和優(yōu)化設計，還可用于電子線路、電路和信號與系統(tǒng)等課程的計算機輔助教學。與印制版設計軟件配合使用，還可實現(xiàn)電子

17、設計自動化。被公認是通用電路模擬程序中最優(yōu)秀的軟件，具有廣闊的應用前景。這些特點使得pspice受到廣大電子設計工作者、科研人員和高校師生的熱烈歡迎，國內(nèi)許多高校已將其列入電子類本科生和碩士生的輔修課程。 在國外，pspice軟件的使用非常流行。在大學里，它是工科類學生必會的分析與設計電路工具；在公司里，它是產(chǎn)品從設計、實驗到定型過程中不可缺少的設計工具。世界各國的半導體元件公司為它提供了上萬種模擬和數(shù)字元件組成的元件庫，使pspice軟件的仿真更可靠，更真實。 pspice軟件幾乎完全取代了電路和電子電路實驗中的元件、面包板、信號源、示波器和萬用表。有了此軟件就相當有了電路和電子學實驗室。

18、2.1.1 pspice的優(yōu)越性 電路設計軟件有很多，它們各有特色。如protel和tango，它對單層/雙層電路板的原理圖及pcb圖的開發(fā)設計很適合，而對于布線復雜，元件較多的四層及六層板來說orcad更有優(yōu)勢。但在電路系統(tǒng)仿真方面，pspice可以說獨具特色，是其他軟件無法比擬的，它是一個多功能的電路模擬試驗平臺，pspice軟件由于收斂性好，適于做系統(tǒng)及電路級仿真，具有快速、準確的仿真能力。其主要優(yōu)點有： 1.圖形界面友好，易學易用，操作簡單 由dos版本的pspice到windows版本的pspice，使得該軟件由原來單一的文本輸入方式而更新升級為輸入原理圖方式，使電路設計更加直觀形象

19、。pspice60以上版本全部采用菜單式結(jié)構，只要熟悉windows操作系統(tǒng)就很容易學，利用鼠標和熱鍵一起操作，既提高了工作效率，又縮短了設計周期。即使沒有參考書，用戶只要具備一定的英語基礎就可以通過實際操作很快掌握該軟件。 2.實用性強，仿真效果好 在pspice中，對元件參數(shù)的修改很容易，它只需存一次盤、創(chuàng)建一次連接表，就可以實現(xiàn)一個復雜電路的仿真。如果用protel等軟件進行參數(shù)修改仿真，則過程十分繁瑣。在改變一個參數(shù)時，哪怕是一個電阻阻值的大小都需要重新建立網(wǎng)絡表的連接，設置其他參數(shù)更為復雜。 3.功能強大，集成度高 在pspice內(nèi)集成了許多仿真功能，如：直流分析、交流分析、噪聲分析

20、、溫度分析等，用戶只需在所要觀察的節(jié)點放置電壓（電流）探針，就可以在仿真結(jié)果圖中觀察到其“電壓（或電流）-時間圖”。而且該軟件還集成了諸多數(shù)學運算，不僅為用戶提供了加、減、乘、除等基本的數(shù)學運算，還提供了正弦、余弦、絕對值、對數(shù)、指數(shù)等基本的函數(shù)運算，這些都是其他軟件所無法比擬的。 另外，用戶還可以對仿真結(jié)果窗口進行編輯，如添加窗口、修改坐標、疊加圖形等，還具有保存和打印圖形的功能，這些功能都給用戶提供了制作所需圖形的一種快捷、簡便的方法。因此，windows版本的pspice更優(yōu)于dos版本的pspice，它不但可以輸入原理圖方式，而且也可以輸入文本方式。無疑是廣大電子電路設計師的好幫手。2

21、.1.2 pspice6.3運行環(huán)境 硬件環(huán)境：486以上的ibmpc機或兼容機，8m以上內(nèi)存，最好有80m以上硬盤空間（pspice6.3完全安裝將占用63m左右的空間），標準鍵盤及vga以上顯示適配器，鼠標，cd-rom驅(qū)動器（用于安裝pspice）。 軟件環(huán)境：windows3.x、windows95或windowsnt3.51以上。 2.1.3 pspice功能簡介 2.1.3.1 直流分析： 包括電路的靜態(tài)工作點分析；直流小信號傳遞函數(shù)值分析；直流掃描分析；直流小信號靈敏度分析。在進行靜態(tài)工作點分析時，電路中的電感全部短路，電容全部開路，分析結(jié)果包括電路每一節(jié)點的電壓值和在此工作點下

22、的有源器件模型參數(shù)值。這些結(jié)果以文本文件方式輸出。 直流小信號傳遞函數(shù)值是電路在直流小信號下的輸出變量與輸入變量的比值，輸入電阻和輸出電阻也作為直流解析的一部分被計算出來。進行此項分析時電路中不能有隔直電容。分析結(jié)果以文本方式輸出。 直流掃描分析可作出各種直流轉(zhuǎn)移特性曲線。輸出變量可以是某節(jié)點電壓或某節(jié)點電流，輸入變量可以是獨立電壓源、獨立電流源、溫度、元器件模型參數(shù)和通用（global）參數(shù)（在電路中用戶可以自定義的參數(shù)）。 直流小信號靈敏度分析是分析電路各元器件參數(shù)變化時，對電路特性的影響程度。靈敏度分析結(jié)果以歸一化的靈敏度值和相對靈敏度形式給出，并以文本方式輸出。 2.1.3.2 交流小

23、信號分析： 包括頻率響應分析和噪聲分析。pspice進行交流分析前，先計算電路的靜態(tài)工作點，決定電路中所有非線性器件的交流小信號模型參數(shù)，然后在用戶所指定的頻率范圍內(nèi)對電路進行仿真分析。 頻率響應分析能夠分析傳遞函數(shù)的幅頻響應和相頻響應，亦即，可以得到電壓增益、電流增益、互阻增益、互導增益、輸入阻抗、輸出阻抗的頻率響應。分析結(jié)果均以曲線方式輸出。 pspice用于噪聲分析時，可計算出每個頻率點上的輸出噪聲電平以及等效的輸入噪聲電平。噪聲電平都以噪聲帶寬的平方根進行歸一化。它們的單位是v/hz1/2。 2.1.3.3 瞬態(tài)分析： 即時域分析，包括電路對不同信號的瞬態(tài)響應，時域波形經(jīng)過快速傅里葉變

24、換（fft）后，可得到頻譜圖。通過瞬態(tài)分析，也可以得到數(shù)字電路時序波形。 另外，pspice可以對電路的輸出進行傅里葉分析，得到時域響應的傅里葉分量（直流分量、各次諧波分量、非線性諧波失真系數(shù)等）。這些結(jié)果以文本方式輸出。 2.1.2.4 蒙特卡羅（=-monte carlo）分析和最壞情況（worst case）分析： 蒙特卡羅分析是分析電路元器件參數(shù)在它們各自的容差（容許誤差）范圍內(nèi)，以某種分布規(guī)律隨機變化時電路特性的變化情況，這些特性包括直流、交流或瞬態(tài)特性。 最壞情況分析與蒙特卡羅分析都屬于統(tǒng)計分析，所不同的是，蒙特卡羅分析是在同一次仿真分析中，參數(shù)按指定的統(tǒng)計規(guī)律同時發(fā)生隨機變化；而

25、最壞情況分析則是在最后一次分析時，使各個參數(shù)同時按容差范圍內(nèi)各自的最大變化量改變，以得到最壞情況下的電路特性。2.2 cmos運算放大器原理圖的制作1.點開pspice軟件中的file菜單，進入new中的project 圖2-1 pspice創(chuàng)建項目2.進入后new project對話框后，輸入個保存名,點擊ok鍵，出現(xiàn)create pspice project對話框選擇create a bkank pro就建立了一個制作文件。圖2-2 建立新項目3.進入制作頁面后就點擊，進行元件的添加并利用右邊的工作欄,完成cmos制作。 圖2-4 元件選擇對話框4.place part 對話框中單擊右邊的

26、add library就會彈出元件選擇的對話框browse filer，然后找到library，雙擊它然后在后一級才單中雙擊pspice就進入元件庫。 圖2-5 元件庫的選擇對話框 5.由于cmos運放是由2個pmos和3個nmos構成，所以在元件庫中雙擊breakout。 圖2-6 元件庫6.在place part對話框中找出2個mbreakp4(pmos)和3個mbreakn4(nmos)，將選好的器件放到制作面上，這樣就將主要元件選好。 圖2-7 電路圖的主要器件7.在制作面上單擊右邊工具欄的就可以將元件按圖連接，在中可以提出接地點，在開始找元件的庫中雙擊soure可以將需要的電源找出連

27、接就將整個電路圖做好。圖2-8 cmos差分放大電路8.在連好的pmos和nmos上先選中,然后單擊右鍵，在edit pspice modle中將器件的參數(shù)設置好。 圖2-9 器件模型的修改9.參數(shù)設置完后一個完整的電路就完成了。 圖2-10完整的cmos運放電路圖10.在pspice菜單中點擊view netlist建立網(wǎng)表保存起來。2.3 小結(jié) cmos運算放大電路主要是由pmos和nmos構成,所以在畫圖的時候只要注意在nmos和pmos的參數(shù)設置上按照要求,就能夠畫出完整的電路圖,方便后面的lvs對照，在電源的方面沒多大的影響。第三章 cmos運算放大器版圖設計3.1 l-edit軟件

28、介紹tanner集成電路設計軟件是由tanner research 公司開發(fā)的基于windows平臺的用于集成電路設計的工具軟件。該軟件功能十分強大，易學易用，包括s-edit，t-spice，w-edit，l-edit與lvs，從電路設計、分析模擬到電路布局一應俱全。其中的l-edit版圖編輯器在國內(nèi)應用廣泛，具有很高知名度。l-edit pro是tanner eda軟件公司所出品的一個ic設計和驗證的高性能軟件系統(tǒng)模塊，具有高效率，交互式等特點，強大而且完善的功能包括從ic設計到輸出，以及最后的加工服務，完全可以媲美百萬美元級的ic設計軟件。l-edit pro包含ic設計編輯器(layo

29、ut editor)、自動布線系統(tǒng)(standard cell place & route)、線上設計規(guī)則檢查器（drc）、組件特性提取器（device extractor）、設計布局與電路netlist的比較器(lvs)、cmos library、marco library，這些模塊組成了一個完整的ic設計與驗證解決方案。l-edit pro豐富完善的功能為每個ic設計者和生產(chǎn)商提供了快速、易用、精確的設計系統(tǒng)。3.2 設計規(guī)則設計規(guī)則的作用:1設計規(guī)則規(guī)定了生產(chǎn)中可以接受的幾何尺寸的要求和達到的電學性能。2對設計和制造雙方來說，設計規(guī)則既是工藝加工應該達到的規(guī)范，也是設計必循遵循的原則.3

30、設計規(guī)則表示了成品率和性能的最佳折衷設計規(guī)則有以下幾種類型：minimum width（最小寬度）、exact width （精確尺寸）、not exist、spacing（最小間距）、surround（最小覆蓋）、overlap（最小交疊）、 extension（范圍）、density(密度) 。1.minimum width （最小寬度） 該層上所有object在任意方向上的寬度2. exact width（精確尺寸） 該層上所有object在特定方向上的準確寬度3.not exist在指定的層上，所有object都不能存在.這是唯一不含距離的規(guī)則4. spacing （最小間距） 在指定

31、的層上或者在指定的兩層之間的object的最小間距5. surround（最小覆蓋）一個層上的物體，在每個方向上，被另一層上的物體至少要環(huán)繞x各單位6. overlap（最小交疊）一個層上的物體必須與另一個層上的物體交疊的最小尺寸。重疊大于規(guī)定距離或邊緣重合都不算違規(guī)7. extension （范圍）一個層上的物體必須超過另一個層上的物體的邊界的最小尺寸。當：距離超過指定數(shù)字，只有一邊剛好重合，其他都在物體之外、 被完全surround 的時候，不算是違背規(guī)則8. density(密度)按照規(guī)則，查找layer1下拉選框中制定的密度推導層中的對象，并對其加以標志。layer1下拉選框中制定的圖

32、層必須是密度類型的推導層。如有多變性輸出到密度層，就構成違規(guī)3.3 集成電路版圖設計 為了把設計的線路生產(chǎn)為集成電路，還必須進行版圖設計。即根據(jù)線路中各器件的尺寸和互連進行合理的布局。版圖設計的優(yōu)劣，很大程度上決定了產(chǎn)品的成品率和可靠性。 在版圖設計中的考慮原則是盡可能縮小有源區(qū)（即僅包括器件和互連引線部分，不包括鍵合點。這不僅可以減小芯片面積，而且有利于成品率提高。電源線和地線的走線要通暢，減小串聯(lián)電阻，保證電路的參量指標。在可能的條件下，引線孔盡量開大，保證接觸良好?，F(xiàn)代化的計算機輔助制版技術，能大大減小人力，做出最佳圖形，特別是為大規(guī)模集成電路所必需。3.3.1 畫pmos版圖的詳細步驟

33、：1、將屏幕改為256色，打開l-edit程序，系統(tǒng)自動將工作文件命名為l ayout1.sdb；2、選擇save as命令，將文件另存為新文件名；3、 取代設定：選擇replace setup命令，進行設計規(guī)則取代；4、編輯組件，進行環(huán)境設定：選擇setupdesign命 令對單位格點等進行設定；5、選取圖層：在左邊有個圖層面板，可以選擇要繪制的圖層；6、繪制n well：l-edit編輯環(huán)境假設是p襯底， 所以可以直接繪制n well區(qū)域；7、繪制active 圖層，即工作區(qū)；8、截面觀察：選擇命令toolscross-section命 令，可以模擬在基板上根據(jù)版圖制作出來的 結(jié)果；9、設

34、計規(guī)則檢查：版圖必須配合設計規(guī)則進行繪制，利用drc可以確保流程效率。10、繪制p select圖層：定義p型摻雜的范圍，p select圖和active交集處定義為 pdiff；11、繪制poly 圖層;12、繪制active contact圖層：用來作源/漏信 號外接連線;13、繪制metal1圖層;進行drc檢查后保存結(jié)果.3.3.2 nmos版圖設計畫nmos版圖的步驟和方法和畫pmos雷同，所需要注意的是應為l-edit編輯環(huán)境假設是p襯底，所以可以直接n-select圖層。3.3.3 cmos 運放版圖設計 最初構想：cmos運算放大器的電路如圖1-1所示，器件的寬長比以標在圖中。

35、它由偏置電路、差分電路、共源放大級、輸出緩沖等4個部分組成。偏置電路由m14、m15和m91、m101組成，它們分別為m5和輸出級提供偏置電流。m14和m15作為m5的偏置電路具有相同的柵長和柵寬，可以看做是一個大約為880千歐的電阻，它和vdd組成電流源。m91和m101為源跟隨緩沖級提供偏置。差分放大級由m1m4和m6組成，m1和m2管構成源端耦合對，m5管和m6管構成電流鏡，用于為耦合對提夠偏置電流源iss。m1和m2可看做是m3的m4負載。共源放大級由m7管、m8管m13和電容c組成。輸出緩沖級由m9、m10構成。 圖3-1 1）差分電路 在運算放大電路中，差分放大在輸入級起著重要的作

36、用，它的性能好壞影響著整個運放的品質(zhì)。因此，這里要求cmos要有很好的匹配。這個差分電路是由2個pmos和3個nmos構成，其中pmos的w/l=70/5,而nmos的w/l=15/5，所以我們可以把器件分成多個pmos或noms并聯(lián)來減小寄身參數(shù)。在設計pmos和nmos時已經(jīng)做了改進，也為了能夠讓版圖能夠更匹配，就要讓器件盡可能的靠近，然后就按照電路圖將各端點連接起來。 圖3-21. 將pmos和nmos按設計總圖位置放好，然后將pmos柵極聯(lián)在一起，并畫出vdd和gnd區(qū)域。并在vdd區(qū)域進行畫上源接觸孔，目的是為了增加電源線和阱接點。 圖3-32.將差分對nmos管與pmos管按照電路

37、圖連接起來，并將電流源器件接地。 圖3-4 3.加入襯底接觸，將輸入、輸出連上圖3-5 差分電路2）偏置電路仿照上面步驟14，可得到m14、m15的版圖，如圖：圖3-6 偏置電路3）共源放大級和輸出緩沖級 這兩個部分可看做是一個整體，電容c在次用與降低高頻段的增益，起補償作用，m13在次充當電阻。因此，在設計時主要考慮m91和m101，m9和m10的匹配就可以了，其余的用metal2做第二層連接。圖3-7 共源放大和輸出緩沖4）最后將所有分離的部分連接起來就形成一個帶補償?shù)倪\算放大版圖設計。圖3-8 cmos運放版圖3.3.4 優(yōu)化設計 電路中的功能不同，m3和m4在電路中為差分電路充當電阻，

38、是為了減小版圖面積因此要求的匹配度不高。而m14和m15是為m5提供電流，匹配要求高些。版圖設計思路如下： 圖3-9 pmos器件這是最我開始畫出的pmos版圖，可以看到相對與柵長5微米，70微米有些太寬了，因此我決定將器件縮小些。我把它做成4個17.5微米寬的pmos并且并聯(lián)起來，這樣的結(jié)構還是具有同樣的柵寬：417.5=70微米。 圖3-10 分離的pmos器件同時，因為四個柵極并聯(lián)，按照基本電阻方程，四個相等的電阻并聯(lián)結(jié)果等于原先電阻的四分之一。這樣的分裂所產(chǎn)生的總效果是寄身電阻只有原先的電阻的十六分之一。當然，器件不可能無限的分裂縮小，我們要根據(jù)版圖規(guī)則來進行優(yōu)化。但是這樣做也有不足之

39、處，器件之間有段距離會影響匹配，因此這樣做可能得不償失，所以這時的版圖還不是完成品，還需要繼續(xù)優(yōu)化。而下一步我打算對四個器件連接進行優(yōu)化，利用源漏可以互換的原理，將器件左右翻轉(zhuǎn)，然后進行連接。這時四個pmos管的源漏以s-d-d-s-s-d-d-s排列。現(xiàn)在就可以將原先獨立的源漏區(qū)合并起來成為共有的源級或漏級。如圖， 圖 3-11 源漏合并這時的pmos比原來的設計好多了，不僅寄身參數(shù)更小，工作速度更快，而且連接也更方便。但版圖設計中，因為多晶硅的電阻遠大與金屬，所以會存在一些潛在的危險。因此，如果可以就盡可能的減少多晶硅的連線。同時我覺得這還不是完全的優(yōu)化，在查閱圖書管資料后發(fā)現(xiàn)原來可以將原

40、先突出的金屬收縮到器件內(nèi)部以縮小面積，同時用金屬線將分開的多晶硅柵條連接取代原來的多晶硅直接連接，這樣連接更可靠，并且信號對每一個柵的傳送都是相同的。在圖3-12同時還可以看到，在mos管兩側(cè)各多了一條陪襯的多晶硅條。因為在分裂器件后，位于最外側(cè)的多晶硅柵極被鉆孔的程度比器件內(nèi)部的多晶硅柵極大，導致4個并行的mos管間出現(xiàn)失配。加入陪襯多晶硅的作用就是減小鉆孔蝕對最外側(cè)多晶硅條的影響。如下圖， 圖3-12 外圍金屬線內(nèi)縮這是目前我所能畫出的比較優(yōu)化的版圖，我的每一次努力都是為了確保寄身元件對電路的影響最小。2）電容設計及計算關于電容，我采用的是多晶硅和擴散區(qū)組成的版圖，這是單層多晶硅工藝中使用

41、的方法。先在下級電極板區(qū)域進行摻雜，這是為了電容器專門增加的一次工藝，然后用常規(guī)工藝生長柵氧化層和淀積作為上電極板的多晶硅。 圖3-13 基本電容器同樣這里也選擇把電容c分成幾個器件串聯(lián)，因此最后的版圖設計電容c為下圖， 圖3-14 串聯(lián)電容器這里關于電容的計算我做下說明，因為mos集成電路中的電容幾乎都是平板電容器。平板電容器的電容表示如下： c =ooxwl/tox cox =oox/ tox c = coxwl式中，cox單位面積的柵氧化層電容，單位為f/cm2；o是真空率，其值為8.8510-14 f/cm2; ox是柵介質(zhì)二氧化硅的相對介電常數(shù)，其值為3.84，一般取3.9；tox是

42、柵氧化層的厚度；w和l是平板電容器的寬度和長度，二者的乘積即為電容器的面積。3）提高匹配程度的版圖設計在器件匹配中要求比較高的是差分電路中的兩個管子，我們知道看一個差分放大的優(yōu)劣是看兩個mos管的對稱度，所以m1和m2的匹配度越好，則器件的品質(zhì)也越好。由于器件的尺寸都相對較小，和其他的mos管不好匹配，因此我沒有采用資器件對稱排布。這使得兩個器件x方向和y方向上的工藝梯度互相抵消，而且也使得電路中的熱源對這兩個器件的影響相同。 為了能夠?qū)鎴D的做個更匹配，完成四方交差，將nmos分成2部分，并連在一起。圖3-13 共質(zhì)心的nmos管注： 像這樣拆分mos管能夠減小反向偏置的注入?yún)^(qū)和襯底之間的p

43、n節(jié)引入的寄身電容（源區(qū)或漏區(qū)和襯底之間的耗盡電容），同時還可以減小源區(qū)和漏區(qū)串聯(lián)的寄身電阻（大約能減小一半）。其他同型號的nmos我集中放到同一個襯底上，這樣方便源漏合并。如圖， 圖3-15 合并的mos器件4）阱連接和襯底連接 將n阱連接設計為包圍pmos器件，如圖 圖3-16 pmos的n阱設置 我們知道在p型襯底上的n阱容易形成一個pn結(jié)，為了抑制這種現(xiàn)象我就在pmos外設計了n阱連接區(qū)包圍，同時n阱接到正電源vdd使二極管反偏。同時根據(jù)經(jīng)驗法則要求盡可能多的設置阱連接區(qū)，因此我將每個pmos管都包圍起來，然后在阱連接區(qū)外在設計襯底接觸接到vss，如圖 第四章 仿 真仿真是版圖設計中很

44、重要的一環(huán)，它的實現(xiàn)包括drc和lvs兩種，其中drc是第一級的檢查。電路僅僅是drc不出錯并不以為著版圖的接線就正確。而lvs工具不僅能檢查部件和布線，而且還能確認他們的值是否正確，晶體管的尺寸是否正確，電容尺寸是否正確，甚至這些器件的類型是否正確。4.1 drc仿真1.保存版圖。 圖4-1 保存文件2.在tools中點擊drc，就開始運行，出現(xiàn)下面對話框，說明初步檢測版圖是正確的。 圖4-2 drc仿真結(jié)果4.2 lvs對照1.在l-edit中將版圖網(wǎng)表提出保存下來。a.在tools文件下找extract。 圖4-3 進入extract命令b.點擊extract后會彈出如下圖的對話框，然后

45、點擊browse，找出版圖所選的設計規(guī)則，雙擊版圖規(guī)則后就做完可運行的前段工作。圖4-4 extract窗口c.點擊extract對話框中的run，就可以完成網(wǎng)表的提取。2.點開lvs軟件，點擊file中的nwe，彈出如下圖的對話框。圖4-6選擇文件類型選中l(wèi)vs setup并單擊ok彈出版圖與電路圖的對照的對話框。在layout中插入版圖網(wǎng)表。m1 1 4 16 16 nmos l=2u w=15u $ (184 19.5 186 34.5)m2 16 4 1 16 nmos l=2u w=15u $ (176 19.5 178 34.5)m3 1 4 16 16 nmos l=2u w=1

46、5u $ (168 19.5 170 34.5)m4 16 4 1 16 nmos l=2u w=15u $ (160 19.5 162 34.5)m5 1 4 16 16 nmos l=2u w=15u $ (152 19.5 154 34.5)m6 16 4 1 16 nmos l=2u w=15u $ (224 19.5 226 34.5)m7 1 4 16 16 nmos l=2u w=15u $ (216 19.5 218 34.5)m8 16 4 1 16 nmos l=2u w=15u $ (208 19.5 210 34.5)m9 1 4 16 16 nmos l=2u w=1

47、5u $ (200 19.5 202 34.5)m10 16 4 1 16 nmos l=2u w=15u $ (192 19.5 194 34.5)m11 20 20 14 2 pmos l=2u w=17.5u $ (70.5 -36 72.5 -18.5)m12 14 20 20 2 pmos l=2u w=17.5u $ (78.5 -36 80.5 -18.5)m13 20 20 14 2 pmos l=2u w=17.5u $ (86.5 -36 88.5 -18.5)m14 14 20 20 2 pmos l=2u w=17.5u $ (94.5 -36 96.5 -18.5)m

48、15 14 4 4 16 nmos l=2u w=17.5u $ (71 15.5 73 33)m16 4 4 14 16 nmos l=2u w=17.5u $ (79 15.5 81 33)m17 14 4 4 16 nmos l=2u w=17.5u $ (87 15.5 89 33)m18 4 4 14 16 nmos l=2u w=17.5u $ (95 15.5 97 33)m19 3 18 5 7 pmos l=5u w=17.5u $ (-32 -35.5 -27 -18)m20 5 18 3 7 pmos l=5u w=17.5u $ (-21 -35.5 -16 -18)m

49、21 3 18 5 7 pmos l=5u w=17.5u $ (-10 -35.5 -5 -18)m22 5 18 3 7 pmos l=5u w=17.5u $ (1 -35.5 6 -18)m23 4 5 16 6 pmos l=5u w=17.5u $ (-32 15.5 -27 33)m24 16 5 4 6 pmos l=5u w=17.5u $ (-21 15.5 -16 33)m25 4 5 16 6 pmos l=5u w=17.5u $ (-10 15.5 -5 33)m26 16 5 4 6 pmos l=5u w=17.5u $ (1 15.5 6 33)m27 18 18 8 10 pmos l=5u w=17.5u $ (-132 -35.5 -127 -18)m28 8 18 18 10 pmos l=5u w=17.5u $ (-121 -35.5 -116 -18)m29 18 18 8 10 pmos l=5u w=17.5u $ (-110 -35.5 -105 -18)m30 8 1