第六章組合邏輯電路詳解12頁

1、模擬、數(shù)字及電力電子技術(shù)第六章 組合邏輯電路一、概述1、組合邏輯電路的概念數(shù)字電路根據(jù)邏輯功能特點的不同分為:組合邏輯電路：指任何時刻的輸出僅取決于該時刻輸入信號的組合，而與電路原有的狀態(tài)無關(guān)的電路。 時序邏輯電路：指任何時刻的輸出不僅取決于該時刻輸入信號的組合，而且與電路原有的狀態(tài)有關(guān)的電路。2、組合邏輯電路的特點邏輯功能特點：沒有存儲和記憶作用。 組成特點：由門電路構(gòu)成，不含記憶單元，只存在從輸入到輸出的通路，沒有反饋回路。 3、組合邏輯電路的描述4、組合邏輯電路的分類按邏輯功能分為：編碼器、譯碼器、加法器、數(shù)據(jù)選擇器等；按照電路中不同基本元器件分為：COMS、TTL等類型；按照集成度不同

2、分為：SSI、MSI、LSI、VLSI等。二、組合邏輯電路的分析與設(shè)計方法1、分析方法 根據(jù)給定邏輯電路，找出輸出輸入間的邏輯關(guān)系，從而確定電路的邏輯功能，其基本步驟為：a、根據(jù)給定邏輯圖寫出輸出邏輯式，并進(jìn)行必要的化簡；b、列出函數(shù)的真值表；c、分析邏輯功能。2、設(shè)計方法設(shè)計思路：分析給定邏輯要求，設(shè)計出能實現(xiàn)該功能的組合邏輯電路。 基本步驟：分析設(shè)計要求并列出真值表求最簡輸出邏輯式畫邏輯圖。 首先分析給定問題，弄清楚輸入變量和輸出變量是哪些，并規(guī)定它們的符號與邏輯取值(即規(guī)定它們何時取值 0 ，何時取值1) 。然后分析輸出變量和輸入變量間的邏輯關(guān)系，列出真值表。根據(jù)真值表用代數(shù)法或卡諾圖法

3、求最簡與或式，然后根據(jù)題中對門電路類型的要求，將最簡與或式變換為與門類型對應(yīng)的最簡式。 三、若干常用的組合邏輯電路（一）、編碼器把二進(jìn)制碼按一定規(guī)律編排，使每組代碼具有特定的含義，稱為編碼。具有編碼功能的邏輯電路稱為編碼器。n位二進(jìn)制代碼有種組合，可以表示個信息；要表示N個信息所需的二進(jìn)制代碼應(yīng)滿足 N。1、普通編碼器（1）、二進(jìn)制編碼器將輸入信號編成二進(jìn)制代碼的電路。下面以3位二進(jìn)制編碼器為例分析普通編碼器的工作原理。3位二進(jìn)制編碼器的輸入為共8個輸入信號，輸出是3位二進(jìn)制代碼，因此該電路又稱8線-3線編碼器。它有以下幾個特征：a、將8個輸入信號編成二進(jìn)制代碼。b、編碼器每次只能對一個信號進(jìn)

4、行編碼，不允許兩個或兩個以上的信號同時有效。 c、設(shè)輸入信號高電平有效。由此可得3位二進(jìn)制編碼器的真值表如右圖所示，那么由真值表可知： 進(jìn)而得到其邏輯電路圖如下：（2）、二-十進(jìn)制編碼器 將十進(jìn)制數(shù) 09 編成二進(jìn)制代碼（BCD碼）的電路。其輸入端為十個高、低電平信號，輸出端是四位二進(jìn)制碼。其工作原理與3位二進(jìn)制編碼器類似。2、優(yōu)先編碼器允許幾個信號同時有效，但電路只對其中優(yōu)先級別高的信號進(jìn)行編碼，而對其它優(yōu)先級別低的信號不予理睬。（1）、3位二進(jìn)制優(yōu)先編碼器設(shè)的優(yōu)先級別最高，次之，依此類推，最低.。其真值表、邏輯表達(dá)式和邏輯電路圖如下所示：（2）、二-十進(jìn)制優(yōu)先編碼器CT74LS147（二）

5、譯碼器譯碼是編碼的逆過程，它將輸入二進(jìn)制代碼譯成相應(yīng)輸出信號的電路。 1、二進(jìn)制譯碼器（1）、3線-8線譯碼器CT74LS138 簡介CT74LS138譯碼器的真值表和邏輯表達(dá)式如下所示：二進(jìn)制譯碼器能譯出輸入變量的全部取值組合，故又稱變量譯碼器，也稱全譯碼器。其輸出端能提供輸入變量的全部最小項。 （2）、二級制譯碼器的級聯(lián)時，兩個譯碼器都不工作，輸出都為高電平 1。 時，允許譯碼。若，高位片不工作，低位片工作。此時將的00000111八個代碼譯成這八個低電平信號，均輸出1；若時，低位片不工作，高位片工作。此時將的10001111八個代碼譯成這八個低電平信號，均輸出1。（3）、利用二進(jìn)制譯碼器

6、實現(xiàn)組合邏輯函數(shù)由于二進(jìn)制譯碼器的輸出端能提供輸入變量的全部最小項，而任何組合邏輯函數(shù)都可以變換為最小項之和的標(biāo)準(zhǔn)式，因此用二進(jìn)制譯碼器和門電路可實現(xiàn)任何組合邏輯函數(shù)。當(dāng)譯碼器輸出低電平有效時，多選用與非門；譯碼器輸出高電平有效時，多選用或門。2、二-十進(jìn)制譯碼器將BCD碼的十組代碼譯成0 9十個對應(yīng)輸出信號的電路，又稱4線10線譯碼器。由功能表可以寫出輸出狀態(tài)函數(shù)為：由函數(shù)式，可以方便地用與非門設(shè)計4 線-10線譯碼器的邏輯電路：3、數(shù)碼顯示譯碼器將輸入的BCD碼譯成相應(yīng)輸出信號，以驅(qū)動顯示器顯示出相應(yīng)數(shù)字的電路。下面是數(shù)碼顯示譯碼器的結(jié)構(gòu)和功能示意：半導(dǎo)體數(shù)碼顯示器內(nèi)部接法：共陽接法和共陰

7、接法共陽接法數(shù)碼顯示器需要配用輸出低電平有效的譯碼器；共陰接法數(shù)碼顯示器需要配用輸出高電平有效的譯碼器。七段顯示譯碼器：4 線 7 段譯碼器/驅(qū)動器 CC14547的邏輯功能示意圖和真值表（三）、數(shù)據(jù)選擇器 數(shù)據(jù)選擇器的邏輯功能是從多個輸入數(shù)據(jù)中按要求選擇其中一個傳送到輸出端，也稱為多路選擇器(Multiplexer，簡稱MUX)或多路開關(guān)。數(shù)據(jù)選擇器利用地址輸入端的不同狀態(tài)從共個數(shù)據(jù)中選擇其中一個傳送到輸出端，且m、n的關(guān)系為。 數(shù)據(jù)選擇器有“2選1”、“4選1”、“8選1”、“16選1”等幾種類型，他們的原理大致相同，下面僅介紹“4選1”和“8選1”兩種類型的數(shù)據(jù)選擇器。1、“4選1”數(shù)據(jù)

8、選擇器 下面是“4選1”數(shù)據(jù)選擇器的真值表、邏輯表達(dá)式和邏輯電路圖：2、“8選1”數(shù)據(jù)選擇器CT74LS151“8選1”數(shù)據(jù)選擇器CT74LS151的真值表和輸出函數(shù)表達(dá)式（在的情況下）附加：數(shù)據(jù)分配器（Demultiplexer，簡稱DMUX）：根據(jù)地址碼的要求，將一路數(shù)據(jù)分配到指定輸出通道上去的電路。下面是1路-4路數(shù)據(jù)分配器的真值表、邏輯表達(dá)式和電路圖：（四）、加法器在數(shù)字系統(tǒng)中，二進(jìn)制數(shù)之間的算術(shù)都是化做若干步加法運(yùn)算進(jìn)行的。因此，加法器是構(gòu)成算術(shù)運(yùn)算器的基本單元。1、一位加法器（1）、半加器（Half Adder，簡稱HA）：它只將兩個1位二進(jìn)制數(shù)相加，而不考慮低位來的進(jìn)位。（2）、

9、全加器（Full Adder，簡稱FA）：能將本位的兩個二進(jìn)制數(shù)和鄰低位來的進(jìn)位數(shù)進(jìn)行相加。2、多位加法器 多位加法器是實現(xiàn)兩個n位二進(jìn)制數(shù)的想加。根據(jù)進(jìn)位方式的不同，有串行進(jìn)位加法器和超前進(jìn)位加法器之分。（1）、串行進(jìn)位加法器其低位進(jìn)位輸出端依次連至相鄰高位的進(jìn)位輸入端，最低位進(jìn)位輸入端接地。因此，高位數(shù)的相加必須等到低位運(yùn)算完成后才能進(jìn)行，這種進(jìn)位方式稱為串行進(jìn)位，運(yùn)算速度較慢。如圖是14+7=21，即二進(jìn)制數(shù)1110+0111=10101的運(yùn)算過程。（2）、超前進(jìn)位加法器其進(jìn)位數(shù)直接由加數(shù)、被加數(shù)和最低位進(jìn)位數(shù)形成，各位運(yùn)算并行進(jìn)行，運(yùn)算速度快。常用4位超前進(jìn)位加法器有74LS83、74LS283等。3、加法器的應(yīng)用（1）、8421 BCD碼轉(zhuǎn)換為余3碼：BCD碼+0011=余3碼（2）、二進(jìn)制并行加法/減法器時，B0=B，電路執(zhí)行A+B運(yùn)算；當(dāng)時，電路執(zhí)行A-B=A+運(yùn)算。（五）、數(shù)值比較器Digital Comparator 1、1位數(shù)值比較器 將兩個1位二進(jìn)制數(shù)A和B進(jìn)行比較，有三種可能，即、，分別用輸出、表示比較結(jié)果。假設(shè)與比較結(jié)果相符的輸出為1，不符的輸