第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器

1、第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 第第6章章 存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 6.1 存儲(chǔ)系統(tǒng)與半導(dǎo)體存儲(chǔ)器的分類(lèi) 6.2 存儲(chǔ)器層次結(jié)構(gòu)及譯碼電路 6.3 隨機(jī)存儲(chǔ)器（RAM） 6.4 只讀存儲(chǔ)器(ROM) 6.5 CPU與存儲(chǔ)器的連接 6.6 高速緩存Cache及其工作原理 習(xí)題與思考題 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 6.1.1 存儲(chǔ)系統(tǒng) 計(jì)算機(jī)的存儲(chǔ)器分為內(nèi)存儲(chǔ)器內(nèi)存儲(chǔ)器和和外存儲(chǔ)器外存儲(chǔ)器。內(nèi)存儲(chǔ)器內(nèi)存儲(chǔ)器用 來(lái)存放當(dāng)前系統(tǒng)運(yùn)行的程序和數(shù)據(jù)，是計(jì)算機(jī)主機(jī)的一部 分，一般把具有一定容量且速度較高的存儲(chǔ)器作為內(nèi)存儲(chǔ)一般把具有一定容量且速度較高的存儲(chǔ)器作為內(nèi)存儲(chǔ) 器器，CPUCPU

2、可直接用指令對(duì)內(nèi)存儲(chǔ)器進(jìn)行讀寫(xiě)可直接用指令對(duì)內(nèi)存儲(chǔ)器進(jìn)行讀寫(xiě)。在微機(jī)中通 常用半導(dǎo)體存儲(chǔ)器作為內(nèi)存儲(chǔ)器半導(dǎo)體存儲(chǔ)器作為內(nèi)存儲(chǔ)器。外存儲(chǔ)器是存儲(chǔ)容量大、存儲(chǔ)容量大、 速度較低、位于主機(jī)之外的存儲(chǔ)器速度較低、位于主機(jī)之外的存儲(chǔ)器。外存儲(chǔ)器用來(lái)存放暫外存儲(chǔ)器用來(lái)存放暫 時(shí)不用的程序和數(shù)據(jù)時(shí)不用的程序和數(shù)據(jù)，CPUCPU不能直接用指令不能直接用指令對(duì)外存儲(chǔ)器進(jìn)對(duì)外存儲(chǔ)器進(jìn) 行讀寫(xiě)，行讀寫(xiě)，要使用外存儲(chǔ)器中的信息，必須先將它調(diào)入內(nèi)存要使用外存儲(chǔ)器中的信息，必須先將它調(diào)入內(nèi)存 儲(chǔ)器。儲(chǔ)器。 6.1 存儲(chǔ)系統(tǒng)與半導(dǎo)體存儲(chǔ)器的分類(lèi)存儲(chǔ)系統(tǒng)與半導(dǎo)體存儲(chǔ)器的分類(lèi) 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 隨著操作系統(tǒng)的發(fā)展，

3、程序員擺脫了擺脫了在內(nèi)外存之間進(jìn)在內(nèi)外存之間進(jìn) 行地址定位的操作行地址定位的操作，通過(guò)軟件、硬件之間的結(jié)合軟件、硬件之間的結(jié)合，把內(nèi)存把內(nèi)存 和外存統(tǒng)一成了一個(gè)整體，內(nèi)存和外存統(tǒng)一成了一個(gè)整體，內(nèi)存- -外存形成了一個(gè)存儲(chǔ)層外存形成了一個(gè)存儲(chǔ)層 次，即次，即存儲(chǔ)系統(tǒng)存儲(chǔ)系統(tǒng)。從整體看存儲(chǔ)系統(tǒng)的速度接近于內(nèi)存的存儲(chǔ)系統(tǒng)的速度接近于內(nèi)存的 速度，其容量接近于外存的容量速度，其容量接近于外存的容量，而每位平均價(jià)格接近于每位平均價(jià)格接近于 廉價(jià)的慢速的外存平均價(jià)格廉價(jià)的慢速的外存平均價(jià)格。內(nèi)存-外存存儲(chǔ)層次的形成， 解決了存儲(chǔ)器的大容量和低成本之間的矛盾存儲(chǔ)器的大容量和低成本之間的矛盾。 第6章存儲(chǔ)系

4、統(tǒng)及半導(dǎo)體存儲(chǔ)器 在速度方面，計(jì)算機(jī)的內(nèi)存和CPU大約有一個(gè)數(shù)量級(jí)一個(gè)數(shù)量級(jí)的 差距，限制了限制了CPUCPU速度潛力的發(fā)揮速度潛力的發(fā)揮?，F(xiàn)代計(jì)算機(jī)中為了解決為了解決 內(nèi)存與內(nèi)存與CPUCPU速度不匹配的瓶頸速度不匹配的瓶頸，在CPU和內(nèi)存中間增加一層高高 速緩沖器（速緩沖器（CacheCache），），這樣構(gòu)成了高速緩存（高速緩存（CacheCache）- -內(nèi)存內(nèi)存 層次層次。要求要求CacheCache在速度上能跟在速度上能跟CPUCPU的運(yùn)算速度相匹配的運(yùn)算速度相匹配。高速高速 緩存緩存- -內(nèi)存采用的地址映像調(diào)度技術(shù)是完全由硬件來(lái)實(shí)現(xiàn)內(nèi)存采用的地址映像調(diào)度技術(shù)是完全由硬件來(lái)實(shí)現(xiàn)。

5、從從CPUCPU的角度的角度看，看，Cache -Cache -內(nèi)存層次的速度是接近于內(nèi)存層次的速度是接近于CacheCache的的。 以上敘述了內(nèi)存內(nèi)存-外存外存和Cache-內(nèi)存內(nèi)存這兩種存儲(chǔ)層次， 在現(xiàn)代微機(jī)中同時(shí)采用這兩種存儲(chǔ)層次，構(gòu)成Cache-內(nèi)存內(nèi)存- 外存三級(jí)存儲(chǔ)系統(tǒng)外存三級(jí)存儲(chǔ)系統(tǒng)。這三級(jí)存儲(chǔ)系統(tǒng)的形成，滿(mǎn)足了現(xiàn)代微 型計(jì)算機(jī)對(duì)存儲(chǔ)系統(tǒng)的速度快、容量大且價(jià)格低廉速度快、容量大且價(jià)格低廉的要求。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 6.1.2 半導(dǎo)體存儲(chǔ)器的分類(lèi)及特點(diǎn)半導(dǎo)體存儲(chǔ)器的分類(lèi)及特點(diǎn) 微型機(jī)的存儲(chǔ)體系中，內(nèi)存內(nèi)存一般用來(lái)存放當(dāng)前活躍的一般用來(lái)存放當(dāng)前活躍的 程序和數(shù)據(jù)程序和數(shù)

6、據(jù)，其速度高、容量小、每位價(jià)格高其速度高、容量小、每位價(jià)格高。目前主要 采用半導(dǎo)體存儲(chǔ)器半導(dǎo)體存儲(chǔ)器，使用隨機(jī)存取方式隨機(jī)存取方式，外存外存用于存放當(dāng)存放當(dāng) 前不活躍的程序和數(shù)據(jù)前不活躍的程序和數(shù)據(jù)，其，其速度慢、容量大、每位價(jià)格低速度慢、容量大、每位價(jià)格低， 一般采用軟磁盤(pán)、硬磁盤(pán)、光盤(pán)、磁帶機(jī)；緩沖存儲(chǔ)器緩沖存儲(chǔ)器用用 在兩個(gè)具有不同工作速度的部件之間在兩個(gè)具有不同工作速度的部件之間，在交換信息時(shí)起緩在交換信息時(shí)起緩 沖作用沖作用，一般稱(chēng)之為一般稱(chēng)之為cache。在本章主要學(xué)習(xí)用作內(nèi)存的主要學(xué)習(xí)用作內(nèi)存的 半導(dǎo)體存儲(chǔ)器半導(dǎo)體存儲(chǔ)器。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 半導(dǎo)體存儲(chǔ)器的分類(lèi)方法有很

7、多種。按器件原理器件原理分，有雙 極型存儲(chǔ)器和MOS型存儲(chǔ)器；按存取方式存取方式來(lái)分，有隨機(jī)存取 存儲(chǔ)器（RAM）和只讀存儲(chǔ)器（ROM）；按存儲(chǔ)原理存儲(chǔ)原理來(lái)分， 有靜態(tài)存儲(chǔ)器（SRAM）和動(dòng)態(tài)存儲(chǔ)器（DRAM）；近年來(lái)由 Intel公司推出一種閃速存儲(chǔ)器閃速存儲(chǔ)器（Flash Memory）的新型半導(dǎo) 體存儲(chǔ)器，其特點(diǎn)是既具有既具有RAM易讀易寫(xiě)、體積小、集成度易讀易寫(xiě)、體積小、集成度 高、速度快等優(yōu)點(diǎn)高、速度快等優(yōu)點(diǎn)，又有又有ROM斷電后信息不丟失等優(yōu)點(diǎn)斷電后信息不丟失等優(yōu)點(diǎn)。 1. 半導(dǎo)體存儲(chǔ)器的分類(lèi)半導(dǎo)體存儲(chǔ)器的分類(lèi) 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 半導(dǎo)體存儲(chǔ)器分類(lèi)如圖6.1所示。 圖6

8、.1半導(dǎo)體存儲(chǔ)器的分類(lèi) 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 2. 半導(dǎo)體存儲(chǔ)器的性能指標(biāo)半導(dǎo)體存儲(chǔ)器的性能指標(biāo) 衡量半導(dǎo)體存儲(chǔ)器性能的指標(biāo)很多，如功耗、可靠性、功耗、可靠性、 容量、價(jià)格、集成度、存取速度容量、價(jià)格、集成度、存取速度等，但從功能和接口電路 的角度來(lái)看，最重要的指標(biāo)是存儲(chǔ)器芯片的容量存儲(chǔ)器芯片的容量和存取速存取速 度度。 （1）存儲(chǔ)容量 存儲(chǔ)容量是指存儲(chǔ)器（或存儲(chǔ)器芯片）存放二進(jìn)制信指存儲(chǔ)器（或存儲(chǔ)器芯片）存放二進(jìn)制信 息的總位數(shù)息的總位數(shù)，即： 存儲(chǔ)容量存儲(chǔ)容量=存儲(chǔ)單元數(shù)存儲(chǔ)單元數(shù)單元的位數(shù)。單元的位數(shù)。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 存儲(chǔ)容量在計(jì)算機(jī)中計(jì)算機(jī)中通常以字節(jié)字節(jié)B（B

9、yte）為單位）為單位，如 存儲(chǔ)容量為256KB、512KB、1MB等。為了表示大容量的存 儲(chǔ)器，用MB、GB、TB為單位。 在衡量半導(dǎo)體存儲(chǔ)芯片衡量半導(dǎo)體存儲(chǔ)芯片時(shí)，由于不同的存儲(chǔ)芯片的集成由于不同的存儲(chǔ)芯片的集成 方式不同方式不同，有些芯片一個(gè)單元可以存放8個(gè)二進(jìn)制位，有的 只能存放 4個(gè)二進(jìn)制位，有的只能存放1個(gè)二進(jìn)制位，所以 在衡量存儲(chǔ)芯片的容量時(shí)不能單純地用字節(jié)來(lái)衡量在衡量存儲(chǔ)芯片的容量時(shí)不能單純地用字節(jié)來(lái)衡量。通常采通常采 用比特（用比特（Bit）作為芯片的容量單位）作為芯片的容量單位。如N8、N4、N1 這樣的形式來(lái)表示芯片的容量。其中N表示存儲(chǔ)單元數(shù)，后 面的數(shù)字則表示一個(gè)單元

10、可以存放二進(jìn)制數(shù)的位數(shù)。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 （2）存取時(shí)間 存取時(shí)間存取時(shí)間是反映存儲(chǔ)器工作速度的一個(gè)重要指標(biāo)反映存儲(chǔ)器工作速度的一個(gè)重要指標(biāo)，是 指從指從CPU給出有效的存儲(chǔ)器地址啟動(dòng)一次存儲(chǔ)器讀給出有效的存儲(chǔ)器地址啟動(dòng)一次存儲(chǔ)器讀/寫(xiě)操寫(xiě)操 作，到該操作完成所經(jīng)歷的時(shí)間作，到該操作完成所經(jīng)歷的時(shí)間。具體來(lái)說(shuō)，對(duì)一次讀操讀操 作的存取時(shí)間作的存取時(shí)間就是就是讀出時(shí)間讀出時(shí)間，即從地址有效到數(shù)據(jù)輸出有 效之間的時(shí)間，通常在101102ns之間。而對(duì)一次寫(xiě)操寫(xiě)操 作作，存取時(shí)間就是，存取時(shí)間就是寫(xiě)入時(shí)間寫(xiě)入時(shí)間。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 （3）存取周期 指連續(xù)啟動(dòng)兩次獨(dú)立的存儲(chǔ)

11、器讀指連續(xù)啟動(dòng)兩次獨(dú)立的存儲(chǔ)器讀/寫(xiě)操作所需的最小間寫(xiě)操作所需的最小間 隔時(shí)間隔時(shí)間。對(duì)于讀操作讀操作，就是讀周期時(shí)間讀周期時(shí)間；對(duì)于寫(xiě)操作寫(xiě)操作，就 是寫(xiě)周期時(shí)間寫(xiě)周期時(shí)間。通常，存取周期應(yīng)大于存取時(shí)間存取周期應(yīng)大于存取時(shí)間，因?yàn)榇?儲(chǔ)器在讀出或者寫(xiě)入數(shù)據(jù)之后還要用一定的時(shí)間來(lái)完成內(nèi) 部操作，這一時(shí)間稱(chēng)為恢復(fù)時(shí)間恢復(fù)時(shí)間。讀出或者寫(xiě)入時(shí)間加上讀出或者寫(xiě)入時(shí)間加上 恢復(fù)時(shí)間才是讀寫(xiě)周期恢復(fù)時(shí)間才是讀寫(xiě)周期。由此可見(jiàn)，存取時(shí)間和存取周期存取時(shí)間和存取周期 是兩個(gè)不同的概念。是兩個(gè)不同的概念。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 （4）可靠性 可靠性指存儲(chǔ)器對(duì)環(huán)境溫度與電磁場(chǎng)等變化的抗干擾存儲(chǔ)器對(duì)環(huán)境溫

12、度與電磁場(chǎng)等變化的抗干擾 能力能力。半導(dǎo)體存儲(chǔ)器由于采用大規(guī)模集成電路結(jié)構(gòu)由于采用大規(guī)模集成電路結(jié)構(gòu)，可靠可靠 性較高，平均無(wú)故障時(shí)間一般都在幾千小時(shí)以上性較高，平均無(wú)故障時(shí)間一般都在幾千小時(shí)以上。 （5）集成度 對(duì)于半導(dǎo)體存儲(chǔ)器來(lái)說(shuō)，集成度是一個(gè)重要的衡量指集成度是一個(gè)重要的衡量指 標(biāo)標(biāo)。集成度是指在平方毫米芯片上集成基本電路的數(shù)量指在平方毫米芯片上集成基本電路的數(shù)量。 衡量半導(dǎo)體存儲(chǔ)器的其它技術(shù)指標(biāo)還有功耗、性?xún)r(jià)比等指 標(biāo)，其中功耗含維持功耗和操作功耗。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 3. 半導(dǎo)體存儲(chǔ)器的特點(diǎn)半導(dǎo)體存儲(chǔ)器的特點(diǎn) 下面根據(jù)半導(dǎo)體存儲(chǔ)器的分類(lèi)來(lái)介紹其特點(diǎn)。 （1）RAM的分類(lèi)及

13、特點(diǎn)。RAM按器件原理可分為雙極型雙極型和 MOS型型兩類(lèi)。 雙極型RAM。雙極型RAM主要包括TTL型、ECL 型存儲(chǔ)器。它的特點(diǎn)是存取速度高，但集成度低、功耗大、存取速度高，但集成度低、功耗大、 成本高成本高。目前主要用于速度要求高的微型機(jī)中主要用于速度要求高的微型機(jī)中。 MOS型RAM。MOS型RAM分為靜態(tài)靜態(tài)SRAM和動(dòng)態(tài)動(dòng)態(tài) DRAM兩種。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 靜態(tài)靜態(tài)SRAM的特點(diǎn)的特點(diǎn) 靜態(tài)RAM一般用6管構(gòu)成管構(gòu)成的觸發(fā)器觸發(fā)器作為基本存儲(chǔ)單元。 集成度介于雙極型集成度介于雙極型RAM與動(dòng)態(tài)與動(dòng)態(tài)RAM之間之間，不需要刷新不需要刷新， 易于用電池作備用電源，以解決斷

14、電后繼續(xù)保存信息的問(wèn)易于用電池作備用電源，以解決斷電后繼續(xù)保存信息的問(wèn) 題題，功耗低于雙極型功耗低于雙極型RAM，但高于動(dòng)態(tài)，但高于動(dòng)態(tài)RAM。 動(dòng)態(tài)動(dòng)態(tài)DRAM的特點(diǎn)的特點(diǎn) 動(dòng)態(tài)DRAM采用單管單管作基本存儲(chǔ)單元，依靠寄生電容依靠寄生電容 存儲(chǔ)電荷來(lái)存儲(chǔ)信息存儲(chǔ)電荷來(lái)存儲(chǔ)信息，因而存在泄漏電流，信息在一定時(shí)因而存在泄漏電流，信息在一定時(shí) 間內(nèi)會(huì)自然丟失間內(nèi)會(huì)自然丟失，故必須定時(shí)刷新，通常刷新間隔為必須定時(shí)刷新，通常刷新間隔為2ms。 集成度比雙極型集成度比雙極型RAM和靜態(tài)和靜態(tài)RAM都高都高，功耗較靜態(tài)功耗較靜態(tài)RAM 低，價(jià)格比靜態(tài)低，價(jià)格比靜態(tài)RAM便宜。便宜。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體

15、存儲(chǔ)器 集成隨機(jī)存儲(chǔ)器集成隨機(jī)存儲(chǔ)器IRAM（Integrated RAM）。IRAM是將動(dòng)態(tài)將動(dòng)態(tài) 存儲(chǔ)器的刷新邏輯電路和存儲(chǔ)器的刷新邏輯電路和DRAM集成在一起集成在一起，具有具有DRAM的高的高 集成度，不需要外部刷新電路和使用方便等特點(diǎn)集成度，不需要外部刷新電路和使用方便等特點(diǎn)； （2） ROM的分類(lèi)及特點(diǎn) 掩膜只讀存儲(chǔ)器掩膜只讀存儲(chǔ)器MROM（Mask ROM）。掩膜只讀存儲(chǔ)器 MROM是制造芯片廠家用定做掩膜對(duì)存儲(chǔ)器進(jìn)行編程，一旦制 造完畢，其內(nèi)容就不可更改； 可編程只讀存儲(chǔ)器可編程只讀存儲(chǔ)器PROM（Programmable ROM）。可編 程只讀存儲(chǔ)器PROM 允許用戶(hù)使用特殊

16、方法一次性寫(xiě)入，一旦 寫(xiě)入也不可更改； 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 可擦除只讀存儲(chǔ)器可擦除只讀存儲(chǔ)器EPROM（Erasable Programmable ROM）。EPROM允許用戶(hù)多次寫(xiě)入信息，寫(xiě)入操作由專(zhuān)用允許用戶(hù)多次寫(xiě)入信息，寫(xiě)入操作由專(zhuān)用 的寫(xiě)入設(shè)備完成的寫(xiě)入設(shè)備完成。寫(xiě)入之前應(yīng)先擦除原來(lái)寫(xiě)入的信息寫(xiě)入之前應(yīng)先擦除原來(lái)寫(xiě)入的信息。一種一種 擦除方式為紫外光擦除擦除方式為紫外光擦除，用紫外光照射15分鐘左右，芯片中 的信息被擦除，成為一塊空白的EPROM，可再次寫(xiě)入信息。 這類(lèi)EPROM又叫UV EPROM。另一種擦除方式為電擦除另一種擦除方式為電擦除， 即用特定的電信號(hào)對(duì)其進(jìn)行擦除

17、，可在線(xiàn)操作，因此很方便， 這類(lèi)EPROM又叫EEPROM（Electrically Erasable Programmable ROM）。它的特點(diǎn)是寫(xiě)入時(shí)電壓要求較高寫(xiě)入時(shí)電壓要求較高 （一般為（一般為15V25V），寫(xiě)入速度較慢而不能像），寫(xiě)入速度較慢而不能像RAM那樣作那樣作 隨機(jī)存取存儲(chǔ)器使用隨機(jī)存取存儲(chǔ)器使用； 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 閃速存儲(chǔ)器（閃速存儲(chǔ)器（Flash Memory）。閃速存儲(chǔ)器簡(jiǎn)稱(chēng)閃存， 是由Intel公司推出目前被廣泛使用的一種新型存儲(chǔ)芯片。 它的主要特點(diǎn)是在不加電的情況下可以長(zhǎng)期保存數(shù)據(jù)，又在不加電的情況下可以長(zhǎng)期保存數(shù)據(jù)，又 具有非易失性具有非易失性，

18、還可以在線(xiàn)進(jìn)行快速擦寫(xiě)與重寫(xiě)，兼有還可以在線(xiàn)進(jìn)行快速擦寫(xiě)與重寫(xiě)，兼有 EPROM和和SRAM的優(yōu)點(diǎn)的優(yōu)點(diǎn)。目前大量應(yīng)用于可移動(dòng)存儲(chǔ)器。大量應(yīng)用于可移動(dòng)存儲(chǔ)器。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 6.2.1 存儲(chǔ)器層次結(jié)構(gòu)存儲(chǔ)器層次結(jié)構(gòu) 存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)存儲(chǔ)系統(tǒng)的層次結(jié)構(gòu)是指把不同存儲(chǔ)容量、存取速度把不同存儲(chǔ)容量、存取速度 和價(jià)格的存儲(chǔ)器按層次結(jié)構(gòu)組成多層存儲(chǔ)器和價(jià)格的存儲(chǔ)器按層次結(jié)構(gòu)組成多層存儲(chǔ)器，并通過(guò)管理并通過(guò)管理 軟件和輔助硬件有機(jī)組合成統(tǒng)一的整體軟件和輔助硬件有機(jī)組合成統(tǒng)一的整體，使所存放的程序使所存放的程序 和數(shù)據(jù)按層次分布在各種存儲(chǔ)器中和數(shù)據(jù)按層次分布在各種存儲(chǔ)器中。現(xiàn)代計(jì)算機(jī)的存儲(chǔ)

19、系 統(tǒng)層次主要由高速緩沖存儲(chǔ)器高速緩沖存儲(chǔ)器Cache、主存儲(chǔ)器和輔助存、主存儲(chǔ)器和輔助存 儲(chǔ)器組成儲(chǔ)器組成。 6.2 存儲(chǔ)器層次結(jié)構(gòu)及譯碼電路存儲(chǔ)器層次結(jié)構(gòu)及譯碼電路 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 圖6.2中顯示了新型微機(jī)系統(tǒng)中的存儲(chǔ)器組織新型微機(jī)系統(tǒng)中的存儲(chǔ)器組織。它呈 現(xiàn)金字塔形結(jié)構(gòu)金字塔形結(jié)構(gòu)，越往上存儲(chǔ)器件的速度越快，越往上存儲(chǔ)器件的速度越快，CPUCPU的訪(fǎng)的訪(fǎng) 問(wèn)頻度越高問(wèn)頻度越高；同時(shí)，每位存儲(chǔ)容量的價(jià)格也越高，系統(tǒng)的每位存儲(chǔ)容量的價(jià)格也越高，系統(tǒng)的 擁有量越小。擁有量越小。 圖6.2 微型計(jì)算機(jī)存儲(chǔ)層次圖 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 圖中可以看到，CPU中的寄存器位于該塔的

20、頂端，它 有最快的存取速度，但數(shù)量極為有限；向下依次是高速緩 沖存儲(chǔ)器Cache、主存儲(chǔ)器、輔助存儲(chǔ)器。位于塔底的存 儲(chǔ)設(shè)備，其容量最大，每位存儲(chǔ)容量的價(jià)格最低，但速度 可能也是較慢或最慢的。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 對(duì)于現(xiàn)代的微型計(jì)算機(jī)來(lái)說(shuō)，狹義上說(shuō)其存儲(chǔ)體系結(jié) 構(gòu)包括三層：高速緩存（高速緩存（Cache）、內(nèi)存儲(chǔ)器）、內(nèi)存儲(chǔ)器 （Memory）、外存儲(chǔ)器（）、外存儲(chǔ)器（Secondary-Memory）。廣義 上再添加上CPU內(nèi)部的寄存器內(nèi)部的寄存器（Register），構(gòu)成微處理 器的四層存儲(chǔ)體系。存儲(chǔ)器的層次結(jié)構(gòu)存儲(chǔ)器的層次結(jié)構(gòu)主要體現(xiàn)在緩存緩存 主存和主存主存和主存 輔存輔存這

21、兩個(gè)存儲(chǔ)層次上，如圖6.3所示。 圖6.3 緩存主存層次和主存輔存層次結(jié)構(gòu)圖 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 從CPU角度角度來(lái)看，緩存主存這一層次的速度接近于 緩存，高于主存；其容量和位價(jià)卻接近于主存。這就從速速 度和成本的矛盾中度和成本的矛盾中獲得了理想的解決辦法。主存主存 輔存這輔存這 一層次一層次，從整體分析整體分析，其速度接近于主存，容量接近于輔 存，位價(jià)接近于低速、廉價(jià)的輔存位價(jià)，這又解決了速度、速度、 容量、成本這三者矛盾容量、成本這三者矛盾?，F(xiàn)代的計(jì)算機(jī)系統(tǒng)幾乎都具有這 兩個(gè)存儲(chǔ)層次，構(gòu)成了緩存、主存、輔存三級(jí)存儲(chǔ)系統(tǒng)。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 6.2.2 存儲(chǔ)器譯碼方式存

22、儲(chǔ)器譯碼方式 1.譯碼器的譯碼原理譯碼器的譯碼原理 譯碼譯碼：把輸入的二進(jìn)制代碼翻譯成所對(duì)應(yīng)的控制信號(hào)把輸入的二進(jìn)制代碼翻譯成所對(duì)應(yīng)的控制信號(hào) 和信息，也稱(chēng)為解碼和信息，也稱(chēng)為解碼。 譯碼器是一個(gè)有多個(gè)輸入和多個(gè)輸出多個(gè)輸入和多個(gè)輸出的組合電路，譯 碼器結(jié)構(gòu)框圖如圖6.4所示。 圖6.4 譯碼器結(jié)構(gòu)框圖 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 當(dāng)輸入輸入n位二進(jìn)制代碼位二進(jìn)制代碼時(shí)，有有m個(gè)輸出信號(hào)個(gè)輸出信號(hào)，對(duì)應(yīng)一對(duì)應(yīng)一 組輸入二進(jìn)制代碼有且僅有一個(gè)輸出為有效電平，其它輸組輸入二進(jìn)制代碼有且僅有一個(gè)輸出為有效電平，其它輸 出均為相反電平出均為相反電平，有效電平可以是高電平，也可以是低電 平。輸入代碼的

23、位數(shù)n與輸出信號(hào)m的對(duì)應(yīng)關(guān)系為：2nm。 這樣才能保證對(duì)應(yīng)一組輸入二進(jìn)制代碼有且僅有一個(gè)輸出 與之對(duì)應(yīng)。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 通常使用的譯碼器的輸入與輸出滿(mǎn)足關(guān)系2n=m。如2-4 譯 碼器，輸入是兩位二進(jìn)制代碼A1A0，輸出m=4個(gè)表示代碼 原意的信號(hào)Y0、Y1、Y2和Y3，對(duì)應(yīng)一組輸入二進(jìn)制代碼 有且僅有一個(gè)輸出為有效電平，其它輸出均為相反電平， 如規(guī)定有效電平為高電平，則可得譯碼器的邏輯對(duì)應(yīng)關(guān)系 函數(shù)： 210 Y =A A 310 Y =A A 010 Y =A A 110 Y = A A 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 根據(jù)邏輯關(guān)系函數(shù)可畫(huà)出譯碼器的邏輯圖如圖6.5所示。圖

24、中加入了一個(gè)選通輸入控制端E，低電平有效。當(dāng)E=0時(shí)譯碼 器按譯碼函數(shù)輸出。當(dāng)E=1時(shí)譯碼器禁止輸出，所有輸出端均 為0。 圖6.5 兩位二進(jìn)制譯碼器圖 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 74LS-138是常用的一種3-8譯碼器， 其內(nèi)部結(jié)構(gòu)如圖6.6所示?，F(xiàn)以 74LS138為例介紹其功能和應(yīng)用。 圖中A2A1A0為地址輸入端，在譯碼 狀態(tài)下的8個(gè)二進(jìn)制編碼輸出端依 次為 。 從邏輯圖可以看出74LS138在片選 信號(hào)無(wú)效時(shí)全為高電平1，此時(shí)芯 片處于不工作狀態(tài)；當(dāng)片選信號(hào)處 于有效時(shí)，只有一個(gè)為低電平0有 效，其余7個(gè)輸出引腳全為高電平。 圖6.6 74LS138譯碼器內(nèi)部結(jié)構(gòu)圖 0 Y 7

25、Y 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 2. 存儲(chǔ)器的譯碼方式存儲(chǔ)器的譯碼方式 存儲(chǔ)器的地址譯碼方式主要存儲(chǔ)器的地址譯碼方式主要 有兩種方式有兩種方式：一種是單譯碼方式單譯碼方式 （一維譯碼）（一維譯碼）；另一種是雙譯碼雙譯碼 方式（二維譯碼）方式（二維譯碼）。單譯碼方式 中，N根地址輸入線(xiàn)經(jīng)全譯碼有 2N個(gè)輸出，可以選中2N個(gè)單元， 例如，8個(gè)單元需要A2A1A0三根 地址線(xiàn)，經(jīng)過(guò)全譯碼后可以產(chǎn)生 8個(gè)選擇線(xiàn)，選擇8個(gè)存儲(chǔ)單元 的譯碼結(jié)構(gòu)如圖6.7所示。 圖6.7 單譯碼存儲(chǔ)器結(jié)構(gòu)圖 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 單譯碼方式單譯碼方式適合存儲(chǔ)單元較少的存儲(chǔ)器適合存儲(chǔ)單元較少的存儲(chǔ)器，這種連接方連接

26、方 式簡(jiǎn)單式簡(jiǎn)單。因?yàn)榇鎯?chǔ)單元是按照一維空間排列方式排列存儲(chǔ)單元是按照一維空間排列方式排列，所 以這種譯碼方式也叫做線(xiàn)性譯碼方式這種譯碼方式也叫做線(xiàn)性譯碼方式。對(duì)于集成度較高的集成度較高的 存儲(chǔ)器，存儲(chǔ)單元較多的存儲(chǔ)芯片來(lái)說(shuō)存儲(chǔ)器，存儲(chǔ)單元較多的存儲(chǔ)芯片來(lái)說(shuō)，如果使用這樣譯 碼方式就需要一個(gè)龐大的譯碼電路龐大的譯碼電路，例如一個(gè)4K8的存 儲(chǔ)芯片需要一個(gè)12-4096譯碼器，用線(xiàn)性譯碼顯然是不合 適的。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 在芯片集成度較高的今天，芯片內(nèi)部都不采用單譯碼方都不采用單譯碼方 式式，而是將原來(lái)的單譯碼的地址線(xiàn)分成兩組原來(lái)的單譯碼的地址線(xiàn)分成兩組，一組作為行一組作為行 地址

27、譯碼選擇地址譯碼選擇，另一組作為列地址譯碼選擇另一組作為列地址譯碼選擇，這樣構(gòu)成一 種二維地址譯碼方式二維地址譯碼方式，這種方式也叫做雙譯碼方式雙譯碼方式，其結(jié) 構(gòu)如圖6.8所示。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 圖6.8 雙譯碼存儲(chǔ)器結(jié)構(gòu)圖 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 雙譯碼方式采用了兩個(gè)譯碼器采用了兩個(gè)譯碼器。存儲(chǔ)單元已經(jīng)不是線(xiàn)存儲(chǔ)單元已經(jīng)不是線(xiàn) 性排列方式，采用二維的矩陣方式性排列方式，采用二維的矩陣方式，行地址有效選中一行，行地址有效選中一行， 列地址有效選中一列，列地址有效選中一列，其行、列地址都有效表示單元被選其行、列地址都有效表示單元被選 中中。在超大規(guī)模集成芯片中，基本都是采用

28、這樣的二維譯在超大規(guī)模集成芯片中，基本都是采用這樣的二維譯 碼方式。碼方式。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 隨機(jī)存儲(chǔ)器RAM根據(jù)其內(nèi)部結(jié)構(gòu)特點(diǎn)，可進(jìn)一步分 為靜態(tài)靜態(tài)RAM（SRAM）和動(dòng)態(tài)動(dòng)態(tài)RAM（DRAM）兩類(lèi)。 6.3.1靜態(tài)存儲(chǔ)器靜態(tài)存儲(chǔ)器 靜態(tài)存儲(chǔ)電路靜態(tài)存儲(chǔ)電路是由兩個(gè)增強(qiáng)型的增強(qiáng)型的NMOS反相器交叉反相器交叉 耦合而成的觸發(fā)器耦合而成的觸發(fā)器，如圖6.9所示。 6.3 隨機(jī)存儲(chǔ)器（隨機(jī)存儲(chǔ)器（RAM） 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 圖6.9 靜態(tài)存儲(chǔ)電路內(nèi)部結(jié)構(gòu)圖 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 其中T1、T2為工作管，T3、T4為負(fù)載管，T5、T6為控制 管，T7、T8也為控

29、制管，它們?yōu)橥涣芯€(xiàn)上的存儲(chǔ)單元共 用。這個(gè)電路具有兩個(gè)不同的穩(wěn)定狀態(tài)兩個(gè)不同的穩(wěn)定狀態(tài)：若T1截止則A=1 （高電平），它使T2飽和導(dǎo)通，于是B=0（低電平），而 B=0又保證了T1截止。所以，這種狀態(tài)是穩(wěn)定的。同樣， T1導(dǎo)通，T2截止的狀態(tài)也是相互保證而穩(wěn)定的。因此，可可 以用這兩種不同狀態(tài)分別表示以用這兩種不同狀態(tài)分別表示1或或0。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 該基本存儲(chǔ)電路的工作過(guò)程如下： （1）當(dāng)該存儲(chǔ)電路被選中時(shí)， X地址譯碼線(xiàn)為高電平，門(mén) 控管T5、T6導(dǎo)通，Y地址譯碼線(xiàn)也為高電平，門(mén)控管T7、 T8導(dǎo)通，觸發(fā)器與I/O線(xiàn)（位線(xiàn)）接通，即A點(diǎn)與I/O線(xiàn)接 通，B點(diǎn)與接通； （

30、2）寫(xiě)入時(shí)，寫(xiě)入數(shù)據(jù)信號(hào)從I/O線(xiàn)和線(xiàn)進(jìn)入。若要寫(xiě)入1， 則使I/O線(xiàn)為1（高電平），為0（即低電平），它們通過(guò) T5、T6、T7、T8管與A、B點(diǎn)相連，即A=1、 B=0，從而使 T1截止，T2導(dǎo)通。而當(dāng)寫(xiě)入信號(hào)和地址譯碼信號(hào)消失后， 該狀態(tài)仍能保持。若要寫(xiě)入0，則使I/O線(xiàn)為0，為高，這 時(shí)T1導(dǎo)通，T2截止，只要不斷電，這個(gè)狀態(tài)也會(huì)一直保持 下去，除非重新寫(xiě)入一個(gè)新的數(shù)據(jù)。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 （3）對(duì)寫(xiě)入內(nèi)容進(jìn)行讀出時(shí)，需要先通過(guò)地址譯碼使單元選 擇線(xiàn)為高電平，于是T5、T6、T7、T8導(dǎo)通，A點(diǎn)的狀態(tài)被送到 I/O線(xiàn)上，B點(diǎn)的狀態(tài)被送到線(xiàn)上，這樣，就讀取了原來(lái)存儲(chǔ) 器的信息

31、。讀出以后，原來(lái)存儲(chǔ)器內(nèi)容不變，所以，這種讀 出是一種非破壞性讀出。 由于SRAM的基本存儲(chǔ)電路中所含晶體管較多，故的基本存儲(chǔ)電路中所含晶體管較多，故集成集成 度較低度較低；而且由由T1、T2管組成的雙穩(wěn)態(tài)觸發(fā)器總有一個(gè)管子管組成的雙穩(wěn)態(tài)觸發(fā)器總有一個(gè)管子 處于導(dǎo)通狀態(tài)處于導(dǎo)通狀態(tài)，所以，會(huì)持續(xù)地消耗電能，從而使會(huì)持續(xù)地消耗電能，從而使SRAM的的 功耗較大功耗較大，這是SRAM的兩個(gè)缺點(diǎn)。靜態(tài)RAM的主要優(yōu)點(diǎn)是 工作穩(wěn)定，不需要外加刷新電路，從而簡(jiǎn)化了外電路設(shè)計(jì)工作穩(wěn)定，不需要外加刷新電路，從而簡(jiǎn)化了外電路設(shè)計(jì)。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 SRAM的芯片有不同的規(guī)格，常用的有2101（2

32、564 位）、2102（1K1位）、2114（1K4位）、4118 （1K8位）、6116（2K8位）、6264（8K8位）和 62256（32K8位）等。隨著大規(guī)模集成電路的發(fā)展， SRAM的集成度也在不斷增大?，F(xiàn)以Intel2114和HM6116 為例進(jìn)行簡(jiǎn)單介紹。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 1. Intel 2114RAM 2114 SRAM的容量是10244=4Kbit。它的框圖和引腳配 置如圖6.10所示。 圖6.10 2114 SRAM內(nèi)部結(jié)構(gòu)框圖及引腳 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 片選引腳CS，當(dāng)其為低電平時(shí)，該片被選中；讀寫(xiě)控 制引腳R/W，當(dāng)其為高電平時(shí)，對(duì)選中的單元進(jìn)

33、行讀出； 當(dāng)其為低電平時(shí)，對(duì)選中的單元進(jìn)行寫(xiě)入。數(shù)據(jù)的輸入和 輸出是采用雙向數(shù)據(jù)總線(xiàn)，有I/O0I/O3共4個(gè)數(shù)據(jù)引腳。 單向地址總線(xiàn)A0A9，共10個(gè)地址引腳。 芯片內(nèi)部的地址譯碼是兩級(jí)譯碼結(jié)構(gòu)，分為列選和行 選，其中A4A9共6根地址引腳用于行譯碼，A0A3共4根 地址引腳用于列譯碼，譯碼后在芯片內(nèi)部排成64條行選線(xiàn) 和16條列選線(xiàn)，這樣通過(guò)二維譯碼器可選中其內(nèi)部的任何 一個(gè)單元。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 芯片的所有的引腳都可以分為地址引腳地址引腳（Address）、數(shù)據(jù)數(shù)據(jù) 引腳引腳（Data）和控制引腳控制引腳（Control）。其中地址引腳數(shù)地址引腳數(shù)是由芯由芯 片內(nèi)部的單元數(shù)

34、決定的，地址引腳線(xiàn)數(shù)片內(nèi)部的單元數(shù)決定的，地址引腳線(xiàn)數(shù)n與單元數(shù)與單元數(shù)m的關(guān)系為的關(guān)系為 m=2n；數(shù)據(jù)引腳線(xiàn)數(shù)數(shù)據(jù)引腳線(xiàn)數(shù)由每個(gè)存儲(chǔ)單元能夠存放二進(jìn)制數(shù)據(jù)的位由每個(gè)存儲(chǔ)單元能夠存放二進(jìn)制數(shù)據(jù)的位 數(shù)決定，數(shù)決定，每一位對(duì)應(yīng)一根數(shù)據(jù)引腳線(xiàn)每一位對(duì)應(yīng)一根數(shù)據(jù)引腳線(xiàn)；控制引腳線(xiàn)可以分為兩類(lèi)： 片選片選 （Chip Select）信號(hào)或 （Chip Enable）信號(hào)信號(hào)，芯片芯片 讀寫(xiě)控制讀寫(xiě)控制 （Write Enable）或 信號(hào)。 有些芯片還會(huì)帶有輸出允許輸出允許 （Output Enable）或輸出禁輸出禁 止止 （Output Disable）信號(hào)。芯片要被芯片要被CPU正常訪(fǎng)問(wèn)，首先

35、正常訪(fǎng)問(wèn)，首先 芯片要被選中，即片選芯片要被選中，即片選 有效有效；如果在讀操作讀操作，輸出允許信號(hào)輸出允許信號(hào) 也需要處于有效狀態(tài)也需要處于有效狀態(tài)。 CSCE WE R/W OE OD CS 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 HM6116是日立公司生產(chǎn)的一種典型CMOS靜態(tài)RAM， 存儲(chǔ)容量為2K8位。共有三個(gè)檔次的產(chǎn)品：HM6116p-2、 HM6116p-3、HM6116p-4，它們的引腳排列及邏輯符號(hào) 如圖6.11所示。 圖6.11 HM6116的引腳排列及邏輯符號(hào) 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 表6-1 HM6116真值表 工作方式工作方式I/O線(xiàn)狀態(tài)線(xiàn)狀態(tài)功率狀態(tài)功率狀態(tài) H沒(méi)選中高

36、 阻備用狀態(tài) LL寫(xiě) 入DIN運(yùn)行狀態(tài) LHL讀 出DOUT運(yùn)行狀態(tài) LHH高 阻運(yùn)行狀態(tài) 當(dāng) 高電平時(shí)，不管 及 為何種狀態(tài)，6116芯片 都不能被選中，處于備用狀態(tài)。當(dāng) 低電平時(shí)，芯片處 于運(yùn)行狀態(tài)。運(yùn)行狀態(tài)包括寫(xiě)入（ 為低， 為任意狀 態(tài)），讀出（ 為高， 為低）和不讀不寫(xiě)（或稱(chēng)等 待）3種情況，詳見(jiàn)下表6-1所示 。 CEWEOE CE WE OE WEOE CE WEOE 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 1. 動(dòng)態(tài)讀寫(xiě)存儲(chǔ)器（動(dòng)態(tài)讀寫(xiě)存儲(chǔ)器（DRAM） DRAM是利用電容存儲(chǔ)電荷的原理利用電容存儲(chǔ)電荷的原理來(lái)保存信息的，它將 晶體管電容的充電狀態(tài)和放電狀態(tài)分別作為晶體管電容的充電狀態(tài)和

37、放電狀態(tài)分別作為1和和0。DRAM的 基本單元電路簡(jiǎn)單，最簡(jiǎn)單的DRAM單元只需只需1個(gè)管子個(gè)管子構(gòu)成， 這使DRAM器件的芯片容量很高芯片容量很高，而且功耗低功耗低。但是由于電 容會(huì)逐漸放電，所以對(duì)對(duì)DRAM必須不斷讀出和再寫(xiě)入，以使必須不斷讀出和再寫(xiě)入，以使 泄放的電荷得到補(bǔ)充，也就是進(jìn)行泄放的電荷得到補(bǔ)充，也就是進(jìn)行刷新刷新。一次刷新過(guò)程實(shí)際一次刷新過(guò)程實(shí)際 上就是對(duì)存儲(chǔ)器進(jìn)行一次放大上就是對(duì)存儲(chǔ)器進(jìn)行一次放大，由于不需要信息傳輸，所以， 這個(gè)過(guò)程很快這個(gè)過(guò)程很快。常用的動(dòng)態(tài)RAM有三管動(dòng)態(tài)存儲(chǔ)單元三管動(dòng)態(tài)存儲(chǔ)單元或單管單管 動(dòng)態(tài)存儲(chǔ)單元?jiǎng)討B(tài)存儲(chǔ)單元兩種。目前大量的動(dòng)態(tài)目前大量的動(dòng)態(tài)RA

38、M都采用單管。都采用單管。 6.3.2 動(dòng)態(tài)讀寫(xiě)存儲(chǔ)器動(dòng)態(tài)讀寫(xiě)存儲(chǔ)器 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 圖6.12 DRAM存儲(chǔ)芯片內(nèi)部結(jié)構(gòu)圖 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 三管動(dòng)態(tài)存儲(chǔ)單元如圖6.12（a）所示，它由T1、T2、 T3組成基本單元。T2是存儲(chǔ)管，用它的柵極與襯底間的寄 生電容Cg存儲(chǔ)信息，T1是寫(xiě)數(shù)控制管，T3是讀數(shù)控制管。 每個(gè)基本單元有兩條字選線(xiàn)（讀選擇線(xiàn)和寫(xiě)選擇線(xiàn)）、兩 條數(shù)據(jù)線(xiàn)（寫(xiě)數(shù)據(jù)線(xiàn)和讀數(shù)據(jù)線(xiàn)）。T4為一列上的存儲(chǔ)單 元所公用，由它來(lái)控制對(duì)輸出電容CD進(jìn)行預(yù)充電。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 寫(xiě)入信息時(shí)，寫(xiě)選擇線(xiàn)為1，T1導(dǎo)通；寫(xiě)入的數(shù)據(jù)通 過(guò)T1管存儲(chǔ)到T2管的C

39、g電容中。讀出信息時(shí)，先給預(yù)充脈 沖，使T1導(dǎo)通，使讀數(shù)據(jù)線(xiàn)的寄生電容Cg充電到VDD，然 后啟動(dòng)讀選線(xiàn)（使其為1），進(jìn)行讀出操作。 單管動(dòng)態(tài)存儲(chǔ)單元如圖6.12（b）所示，它由T1管和 寄生電容Cg構(gòu)成。寫(xiě)入信息時(shí)，字選擇線(xiàn)為1，T1導(dǎo)通， 寫(xiě)入數(shù)據(jù)由位線(xiàn)（數(shù)據(jù)線(xiàn)）存入Cg中。讀出信息時(shí)，字 選擇線(xiàn)為1，存于Cg中的電荷通過(guò)導(dǎo)通的T1輸出到數(shù)據(jù)線(xiàn) 上，再經(jīng)過(guò)讀出放大器輸出。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 2. DRAM的刷新的刷新 所有的所有的DRAM都是利用電容存儲(chǔ)電荷的原理來(lái)保存信都是利用電容存儲(chǔ)電荷的原理來(lái)保存信 息息。雖然利用MOS管間的高阻抗可以使電容上的電荷得 以維持，但由于電容

40、總存在泄漏現(xiàn)象，時(shí)間長(zhǎng)了其存儲(chǔ)的 電荷會(huì)消失，從而使其所存信息自動(dòng)丟失。所以，必須定必須定 時(shí)對(duì)時(shí)對(duì)DRAM的所有基本存儲(chǔ)電路進(jìn)行補(bǔ)充電荷，即進(jìn)行刷的所有基本存儲(chǔ)電路進(jìn)行補(bǔ)充電荷，即進(jìn)行刷 新操作，以保證存儲(chǔ)的信息不變。新操作，以保證存儲(chǔ)的信息不變。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 所謂刷新刷新，就是每隔一定時(shí)間（一般每隔一定時(shí)間（一般2ms）對(duì)）對(duì)DRAM 的所有單元進(jìn)行讀出，經(jīng)讀出放大器放大后再重新寫(xiě)入原的所有單元進(jìn)行讀出，經(jīng)讀出放大器放大后再重新寫(xiě)入原 電路中，以維持電容上的電荷，進(jìn)而使所存信息保持不變電路中，以維持電容上的電荷，進(jìn)而使所存信息保持不變。 雖然每次進(jìn)行的正常讀/寫(xiě)存儲(chǔ)器的操

41、作也相當(dāng)于進(jìn)行了 刷新操作，但由于CPU對(duì)存儲(chǔ)器的讀/寫(xiě)操作是隨機(jī)的， 并不能保證在2 ms時(shí)間內(nèi)對(duì)內(nèi)存中所有單元都進(jìn)行一次讀 /寫(xiě)操作，以達(dá)到刷新效果。所以，對(duì)對(duì)DRAM必須設(shè)置專(zhuān)必須設(shè)置專(zhuān) 門(mén)的外部控制電路和安排專(zhuān)門(mén)的刷新周期來(lái)系統(tǒng)地對(duì)門(mén)的外部控制電路和安排專(zhuān)門(mén)的刷新周期來(lái)系統(tǒng)地對(duì) DRAM進(jìn)行刷新。進(jìn)行刷新。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 在動(dòng)態(tài)存儲(chǔ)芯片刷新時(shí)，結(jié)構(gòu)上是采用按行刷新按行刷新，即一 次對(duì)一行的各個(gè)單元同時(shí)進(jìn)行刷新，刷新一行所需要的時(shí) 間稱(chēng)為刷新周期刷新周期。刷新一塊芯片所需要的周期數(shù)由芯片的刷新一塊芯片所需要的周期數(shù)由芯片的 內(nèi)部矩陣結(jié)構(gòu)決定的內(nèi)部矩陣結(jié)構(gòu)決定的。如果芯片的

42、集成度較大，內(nèi)部通常 再被劃分成較小的矩陣，這樣所有的矩陣同時(shí)進(jìn)行刷新。 根據(jù)動(dòng)態(tài)芯片刷新安排與CPU對(duì)存儲(chǔ)芯片的讀寫(xiě)之間 的關(guān)系，刷新方式主要有集中刷新方式集中刷新方式、分散刷新方式分散刷新方式和 異步刷新方式異步刷新方式三種： 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 （1）集中刷新方式。集中刷新方式是在DRAM的最大刷 新時(shí)間間隔中，集中在一個(gè)時(shí)間段對(duì)芯片的每一行都進(jìn)行 刷新，其余時(shí)間用于正常的讀寫(xiě)操作。集中刷新方式優(yōu)點(diǎn) 是存儲(chǔ)器的利用率高存儲(chǔ)器的利用率高，控制比較簡(jiǎn)單控制比較簡(jiǎn)單，但在刷新過(guò)程中，在刷新過(guò)程中， 不能對(duì)存儲(chǔ)器進(jìn)行正常的讀寫(xiě)訪(fǎng)問(wèn)不能對(duì)存儲(chǔ)器進(jìn)行正常的讀寫(xiě)訪(fǎng)問(wèn)。這種方式不適合實(shí)時(shí)這種方

43、式不適合實(shí)時(shí) 性較強(qiáng)的系統(tǒng)使用。性較強(qiáng)的系統(tǒng)使用。 （2）分散刷新方式。分散刷新方式是將各個(gè)刷新周期安 排在每個(gè)正常的讀寫(xiě)周期之后。這種刷新方式的時(shí)序控制這種刷新方式的時(shí)序控制 比較簡(jiǎn)單，對(duì)存儲(chǔ)器的讀寫(xiě)沒(méi)有長(zhǎng)時(shí)間的比較簡(jiǎn)單，對(duì)存儲(chǔ)器的讀寫(xiě)沒(méi)有長(zhǎng)時(shí)間的“死區(qū)死區(qū)”。但刷但刷 新過(guò)于頻繁，存儲(chǔ)器的效率過(guò)低。新過(guò)于頻繁，存儲(chǔ)器的效率過(guò)低。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 （3）異步刷新方式。在異步刷新方式下，各個(gè)刷新周期安排在異步刷新方式下，各個(gè)刷新周期安排 在最大刷新時(shí)間間隔的各個(gè)時(shí)間點(diǎn)上在最大刷新時(shí)間間隔的各個(gè)時(shí)間點(diǎn)上。它是根據(jù)存儲(chǔ)器需要同 時(shí)刷新的最大行數(shù)，計(jì)算出每一行的間隔時(shí)間，通過(guò)定時(shí)電路

44、向CPU提出一個(gè)刷新請(qǐng)求，然后進(jìn)行一次刷新操作?，F(xiàn)在大多現(xiàn)在大多 數(shù)計(jì)算機(jī)都采用的是異步刷新方式。數(shù)計(jì)算機(jī)都采用的是異步刷新方式。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 3. DRAM芯片舉例芯片舉例 DRAM集成度較高，對(duì)于同樣的引腳數(shù)，其單片容量往往集成度較高，對(duì)于同樣的引腳數(shù)，其單片容量往往 比比SRAM高。高。內(nèi)部存儲(chǔ)單元按矩陣形式排列成存儲(chǔ)體，內(nèi)部存儲(chǔ)單元按矩陣形式排列成存儲(chǔ)體，通通 常采用行、列地址復(fù)合選擇尋址法常采用行、列地址復(fù)合選擇尋址法。目前常用的有4164 （64K1Bit）、41256（256K1Bit）、41464 （64K4Bit）和414256（256K4Bit）等類(lèi)型。現(xiàn)

45、以 DRAM 4164和414256芯片為例進(jìn)行介紹。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 圖6.13 DRAM 4164的內(nèi)部結(jié)構(gòu)圖 （1）DRAM 4164的存儲(chǔ)芯片結(jié)構(gòu)。 DRAM 4164的結(jié)構(gòu)如下圖6.13所示。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 (1) DRAM 4164的存儲(chǔ)芯片結(jié)構(gòu) DRAM 4164的內(nèi)部結(jié)構(gòu)如圖 6-13所示。4164是64K*1位的芯片。其中其中8條地址線(xiàn)分兩次送條地址線(xiàn)分兩次送 入入16位地址進(jìn)行尋址位地址進(jìn)行尋址。第一組8位地址為行地址，由行地址選行地址選 通信號(hào)通信號(hào) 選通送至芯片內(nèi)部行地址鎖存器內(nèi)鎖存；第二組第二組8 位地址為列地址，由列地址選通信號(hào)位地址為

46、列地址，由列地址選通信號(hào) 選通送入列地址鎖 存器內(nèi)鎖存。行、列地址譯碼器共同選通某一存儲(chǔ)單元，完成 讀寫(xiě)操作。寫(xiě)入數(shù)據(jù)時(shí)，寫(xiě)入數(shù)據(jù)時(shí)， 上輸入低電平上輸入低電平，數(shù)據(jù)加載在Din 數(shù) 據(jù)線(xiàn)上，數(shù)據(jù)被寫(xiě)入指定單元；讀出數(shù)據(jù)時(shí)讀出數(shù)據(jù)時(shí)， 上輸入高電平， 被訪(fǎng)問(wèn)存儲(chǔ)單元的信息通過(guò)Dout線(xiàn)輸出。 RAS CAS WE WE RAS 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 （2）414256的動(dòng)態(tài)存儲(chǔ)器芯片結(jié)構(gòu)。 414256的內(nèi)部組成如圖6.14所示。 圖6.14 DRAM 414256的內(nèi)部結(jié)構(gòu) 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 414256的基本組成是5125124的存儲(chǔ)器陣列。在 此基礎(chǔ)上設(shè)有讀出放大器與

47、I/O門(mén)控制電路、行地址緩沖器/ 譯碼器、列地址緩沖器/譯碼器、數(shù)據(jù)輸入/輸出緩沖器、刷 新控制/計(jì)數(shù)器以及時(shí)鐘發(fā)生器等。存儲(chǔ)器訪(fǎng)問(wèn)時(shí)，行地址 和列地址分兩次輸入。首先由由RAS信號(hào)鎖存由地址線(xiàn)信號(hào)鎖存由地址線(xiàn)A8 A0輸入的輸入的9位行地址位行地址，然后再由由CAS信號(hào)鎖存由地址線(xiàn)信號(hào)鎖存由地址線(xiàn) A8A0輸入的輸入的9位列地址位列地址，經(jīng)譯碼選中某一存儲(chǔ)單元，在 讀/寫(xiě)控制信號(hào)的控制下，可對(duì)該單元的4位數(shù)據(jù)進(jìn)行讀出 或者寫(xiě)入。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 由于動(dòng)態(tài)存儲(chǔ)器讀出時(shí)須預(yù)充電，因此每次讀寫(xiě)操 作均可進(jìn)行一次刷新。MCM414256需要每需要每8ms刷新一次刷新一次。 刷新時(shí)通過(guò)在

48、刷新時(shí)通過(guò)在512個(gè)行地址間按順序循環(huán)進(jìn)行刷新，可以個(gè)行地址間按順序循環(huán)進(jìn)行刷新，可以 分散刷新，也可以連續(xù)刷新分散刷新，也可以連續(xù)刷新。分散刷新也稱(chēng)為分布刷新， 是指每15.6s刷新一行；連續(xù)刷新是對(duì)512行集中刷新。 MCM414256必須每8ms進(jìn)行一次快速刷新， MCM41M256每64 ms進(jìn)行一次快速刷新。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 （3）增強(qiáng)型動(dòng)態(tài)存儲(chǔ)芯片 EDRAM（Enhanced DRAM）。 增強(qiáng)型EDRAM是在 DRAM芯片上集成了一個(gè)芯片上集成了一個(gè) SRAM的小容量的小容量Cache盡盡 管這一新技術(shù)并不復(fù)雜，管這一新技術(shù)并不復(fù)雜， 卻帶來(lái)卻帶來(lái)DRAM芯片性能

49、顯芯片性能顯 著改進(jìn)著改進(jìn)。圖6.15給出一個(gè) 1M4位EDRAM的結(jié)構(gòu)框 圖。 圖6.15 DRAM 414256的內(nèi)部結(jié)構(gòu) 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 訪(fǎng)問(wèn)1M4位的EDRAM芯片需20位內(nèi)存地址位內(nèi)存地址。在行 選通信號(hào)作用下，內(nèi)存地址的高11位經(jīng)A0A10地址引腳 輸入，作為行地址并被鎖存，并同時(shí)保存在最后讀出行地并同時(shí)保存在最后讀出行地 址鎖存器中址鎖存器中。 DRAM陣列的2048行中此地址指定行的全 部數(shù)據(jù)512 4位，被讀取到SRAM Cache中暫存。內(nèi)存 地址的低9位，在列選通信號(hào)作用經(jīng)A0A8地址引腳輸入， 作為列地址并被鎖存。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 讀允許信號(hào)

50、有效時(shí)，512個(gè)4位組的SRAM Cache中某 一4位組被此列地址選中，其4位組經(jīng)D0D3送出芯片。 下一次讀取時(shí)，輸入的行地址立即與最后讀出行地址鎖存下一次讀取時(shí)，輸入的行地址立即與最后讀出行地址鎖存 器的內(nèi)容進(jìn)行器的內(nèi)容進(jìn)行11位的比較，位的比較，若相符則若相符則SRAM Cache命中，命中， 由輸入的列地址從由輸入的列地址從Cache選擇某一位組送出即可選擇某一位組送出即可。只在比 較不相符時(shí)，才需要如剛才所述那樣驅(qū)動(dòng)才需要如剛才所述那樣驅(qū)動(dòng)DRAM陣列陣列。更更 新新SRAM Cache和最后讀出行地址門(mén)鎖器的內(nèi)容，并送和最后讀出行地址門(mén)鎖器的內(nèi)容，并送 出指定的出指定的4位組位組

51、。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 顯然，以SRAM Cache保存一行內(nèi)容的辦法，對(duì)成塊對(duì)成塊 傳送非常有利傳送非常有利。如果連續(xù)的地址高序位相同，屬于同一行 地址，那么連續(xù)變動(dòng)的列地址就會(huì)使SRAM Cache中相應(yīng) 位組連續(xù)讀出，這稱(chēng)為猝發(fā)（突發(fā)）式讀取猝發(fā)（突發(fā)）式讀取。 這種結(jié)構(gòu)還帶來(lái)另外兩個(gè)好處：一是在一是在SRAM Cache 讀出期間可同時(shí)對(duì)讀出期間可同時(shí)對(duì)DRAM陣列進(jìn)行刷新陣列進(jìn)行刷新；二是芯片內(nèi)的數(shù)二是芯片內(nèi)的數(shù) 據(jù)輸出路徑（由據(jù)輸出路徑（由SRAM到到I/O）與數(shù)據(jù)輸入路徑（由）與數(shù)據(jù)輸入路徑（由I/O到到 列寫(xiě)選擇和讀出放大器）是分開(kāi)的，允許在寫(xiě)操作完成的列寫(xiě)選擇和讀出

52、放大器）是分開(kāi)的，允許在寫(xiě)操作完成的 同時(shí)來(lái)啟動(dòng)同一行的讀操作同時(shí)來(lái)啟動(dòng)同一行的讀操作。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 在學(xué)習(xí)RAM芯片時(shí)，需要掌握一個(gè)原則，學(xué)習(xí)RAM芯片引腳 結(jié)構(gòu)時(shí)，可以把芯片的引腳線(xiàn)按照功能分成3組，地址線(xiàn)、數(shù)據(jù)地址線(xiàn)、數(shù)據(jù) 線(xiàn)和控制線(xiàn)線(xiàn)和控制線(xiàn)。地址線(xiàn)數(shù)可以從一個(gè)芯片容量獲取地址線(xiàn)數(shù)可以從一個(gè)芯片容量獲取，例如，一個(gè) 8K8的芯片其容量8K=213，這樣就可以知道其地址線(xiàn)為13根。 如果芯片的集成度較高，它們的地址線(xiàn)通常與它們的地址線(xiàn)通常與 和和 分分 組使用，結(jié)構(gòu)上只有一半地址線(xiàn)數(shù)組使用，結(jié)構(gòu)上只有一半地址線(xiàn)數(shù)；數(shù)據(jù)線(xiàn)的數(shù)目代表一個(gè)存儲(chǔ)數(shù)據(jù)線(xiàn)的數(shù)目代表一個(gè)存儲(chǔ) 單元能

53、夠存放二進(jìn)制數(shù)據(jù)的位數(shù)單元能夠存放二進(jìn)制數(shù)據(jù)的位數(shù)，如果線(xiàn)是單向的，通常由如果線(xiàn)是單向的，通常由DIN 和和DOUT兩部分組成，在使用時(shí)可以統(tǒng)一考慮兩部分組成，在使用時(shí)可以統(tǒng)一考慮；控制線(xiàn)考慮主要的控制線(xiàn)考慮主要的 兩根兩根，一根是片選信號(hào)一根是片選信號(hào) ，有些芯片的名稱(chēng)為 ，其作用都是 相同的，另外一根是 信號(hào)，有的芯片名稱(chēng)是 ，其作用也都 是相同的，高電平為讀有效、低電平寫(xiě)為有效。容量決定地址線(xiàn)容量決定地址線(xiàn) 數(shù)，存儲(chǔ)單元位數(shù)決定數(shù)據(jù)線(xiàn)數(shù)。數(shù)，存儲(chǔ)單元位數(shù)決定數(shù)據(jù)線(xiàn)數(shù)。 RASCAS CS CE R/W WE 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 6.4.1 掩膜掩膜ROM 所謂掩膜掩膜ROM，是

54、指生產(chǎn)廠家根據(jù)用戶(hù)需要在指生產(chǎn)廠家根據(jù)用戶(hù)需要在ROM 的制作階段，通過(guò)的制作階段，通過(guò)“掩膜掩膜”工序?qū)⑿畔⒆龅叫酒?，適合工序?qū)⑿畔⒆龅叫酒?，適合 于批量生產(chǎn)和使用于批量生產(chǎn)和使用。這類(lèi)ROM可由二極管、雙極型晶體二極管、雙極型晶體 管和管和MOS電路組成電路組成，其工作原理是類(lèi)似的。 圖6.16為一個(gè)簡(jiǎn)單的44位MOS管ROM，采用單譯碼 結(jié)構(gòu)。兩位地址線(xiàn)A1、A0譯碼后可譯出四種狀態(tài)，輸出4 條選擇線(xiàn)，分別選中4個(gè)單元，每個(gè)單元有4位輸出。 6.4 只讀存儲(chǔ)器只讀存儲(chǔ)器(ROM) 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 圖6.16 掩膜ROM存儲(chǔ)結(jié)構(gòu)圖 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 在圖中所示

55、的矩陣中，行和列的交點(diǎn)，有的連有管子， 有的沒(méi)有，這是工廠根據(jù)用戶(hù)提供的程序?qū)π酒瑘D形根據(jù)用戶(hù)提供的程序?qū)π酒瑘D形(掩掩 膜膜)進(jìn)行二次光刻所決定的進(jìn)行二次光刻所決定的，所以稱(chēng)為掩膜掩膜ROM。若地址 線(xiàn)A1A0=00B，則選中0號(hào)單元，即字線(xiàn)0為高電平，若有 管子與其相連(如位線(xiàn)2和0)，其相應(yīng)的MOS管導(dǎo)通，位線(xiàn) 輸出為0，而位線(xiàn)1和3沒(méi)有管子與字線(xiàn)相連，則輸出為1。 故存儲(chǔ)器的內(nèi)容取決于制造工藝存儲(chǔ)器的內(nèi)容取決于制造工藝，圖6.16存儲(chǔ)矩陣的內(nèi)容 如表6-2所示。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 表6-2 掩膜ROM存儲(chǔ)矩陣的內(nèi) 容 單元 位 D3D2D1D0 01010 11101 20

56、101 30110 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 6.4.2 可擦編程只讀存儲(chǔ)器可擦編程只讀存儲(chǔ)器(EPROM) 在實(shí)際工作中，一個(gè)新設(shè)計(jì)的程序往往需要經(jīng)歷調(diào)試、需要經(jīng)歷調(diào)試、 修改過(guò)程修改過(guò)程，如果將這個(gè)程序?qū)懺赗OM和PROM中，就很 不方便了。EPROM是一種可以多次進(jìn)行擦除和重寫(xiě)的可以多次進(jìn)行擦除和重寫(xiě)的 ROM。在EPROM中，信息的存儲(chǔ)是通過(guò)電荷分布來(lái)決定信息的存儲(chǔ)是通過(guò)電荷分布來(lái)決定 的，所以編程過(guò)程就是一個(gè)電荷聚集過(guò)程的，所以編程過(guò)程就是一個(gè)電荷聚集過(guò)程。編程結(jié)束后，編程結(jié)束后， 盡管撤除了電源，但由于絕緣層的包圍，聚集的電荷無(wú)法盡管撤除了電源，但由于絕緣層的包圍，聚集的電荷無(wú)

57、法 泄露，因此電荷分布維持不變。泄露，因此電荷分布維持不變。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 EPROM具有可修改性，在它的正面，有一個(gè)石英玻璃窗口， 當(dāng)用紫外線(xiàn)紫外線(xiàn)光源通過(guò)窗口對(duì)它照射對(duì)它照射1520分鐘后分鐘后，其內(nèi)部電荷 分布被破壞，聚集在各基本存儲(chǔ)電路中的電荷形成光電流泄露聚集在各基本存儲(chǔ)電路中的電荷形成光電流泄露 走，使電路恢復(fù)為初始狀態(tài)，片內(nèi)所有位變?yōu)槿?，使電路恢?fù)為初始狀態(tài)，片內(nèi)所有位變?yōu)槿?，從而擦除，從而擦除 了寫(xiě)入的信息了寫(xiě)入的信息。經(jīng)擦除后的EPROM芯片可在EPROM編程器 上寫(xiě)入新的內(nèi)容，即重新編程重新編程。 1. EPROM的存儲(chǔ)單元電路的存儲(chǔ)單元電路 通常EPR

58、OM存儲(chǔ)電路是利用浮柵浮柵MOS管管構(gòu)成的，又稱(chēng) FAMOS管(Floating gate Avalanche Injection Metal-Oxide- Semiconductor，即浮柵雪崩注入MOS管)，其構(gòu)造如圖6.17(a) 所示。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 圖6.17 浮柵MOS EPROM存儲(chǔ)電路 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 該電路和普通P溝道增強(qiáng)型MOS管相似，只是浮柵管的 柵極沒(méi)有引出端，而被SiO2絕緣層所包圍，稱(chēng)為“浮柵”。 在原始狀態(tài)，該管柵極上沒(méi)有電荷，沒(méi)有導(dǎo)通溝道，D和 S是不導(dǎo)通的。如果將源極和襯底接地，在襯底和漏極形 成的PN結(jié)上加一個(gè)約24 V的反向電

59、壓，可導(dǎo)致雪崩擊穿， 產(chǎn)生許多高能量的電子，這些電子比較容易越過(guò)絕緣薄層 進(jìn)入浮柵。 注入浮柵的電子數(shù)量由所加電壓脈沖的幅度和寬度來(lái) 控制，如果注入的電子足夠多，這些負(fù)電子在硅表面上感 應(yīng)出一個(gè)連接源漏極的反型層，使源漏極呈低阻態(tài)。 當(dāng)外加電壓取消后，積累在浮柵上的電子沒(méi)有放電回路， 因而在室溫和無(wú)光照的條件下可長(zhǎng)期地保存在浮柵中。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 將一個(gè)浮柵管和MOS管串起來(lái)組成如圖6.17 (b)所示的存 儲(chǔ)單元電路。于是浮柵中注入了電子的MOS管源漏極導(dǎo)通， 當(dāng)行選線(xiàn)選中該存儲(chǔ)單元時(shí)，相應(yīng)的位線(xiàn)為低電平，即讀取 值為0，而未注入電子的浮柵管的源漏極是不導(dǎo)通的，故讀 取值為1

60、。在原始狀態(tài)，沒(méi)有經(jīng)過(guò)編程，浮柵中沒(méi)注入電子， 位線(xiàn)上總是l。 消除浮柵電荷的辦法是利用紫外線(xiàn)光照射消除浮柵電荷的辦法是利用紫外線(xiàn)光照射，由于紫外線(xiàn)由于紫外線(xiàn) 光子能量較高，從而可使浮柵中的電子獲得能量，光子能量較高，從而可使浮柵中的電子獲得能量，形成光電形成光電 流從浮柵流入基片，使浮柵恢復(fù)初態(tài)流從浮柵流入基片，使浮柵恢復(fù)初態(tài)。EPROM芯片上方有 一個(gè)石英玻璃窗口，只要將此芯片放入一個(gè)靠近紫外線(xiàn)燈管 的小盒中，一般照射10分鐘左右，讀出各單元的內(nèi)容均為 FFH，則說(shuō)明該EPROM已擦除。 第6章存儲(chǔ)系統(tǒng)及半導(dǎo)體存儲(chǔ)器 2. 典型典型EPROM芯片介紹芯片介紹 EPROM芯片有多種型號(hào)，如2