實(shí)驗(yàn)四組合電路的競(jìng)爭(zhēng)冒險(xiǎn)

1、實(shí)驗(yàn)四組合電路的競(jìng)爭(zhēng)冒險(xiǎn)實(shí)驗(yàn)四組合電路的競(jìng)爭(zhēng)冒險(xiǎn)1.實(shí)驗(yàn)?zāi)康腎WI通過(guò)實(shí)驗(yàn)觀察組合電路中存在的競(jìng)爭(zhēng)冒險(xiǎn) 現(xiàn)象，學(xué)會(huì)用實(shí)驗(yàn)手段消除競(jìng)爭(zhēng)冒險(xiǎn)對(duì)電路的影 響。2.實(shí)驗(yàn)原理在組合邏輯電路里，信號(hào)從輸入到輸出的過(guò) 程中，由于不同通路上門(mén)的級(jí)數(shù)不同，或者門(mén)電 路平均延遲時(shí)間的差異，使信號(hào)從輸入經(jīng)不同通 路傳輸?shù)捷敵黾?jí)的時(shí)間不同。由于這個(gè)原因，可 能會(huì)使邏輯電路產(chǎn)生錯(cuò)誤輸出。通常把這種現(xiàn)象 稱(chēng)為競(jìng)爭(zhēng)冒險(xiǎn)。下面是一個(gè)最簡(jiǎn)單的例子。在圖4.1 (a)的與門(mén)電路中，無(wú)論A=l B=0還是A=0、B=l,輸出皆為Y=0o但是，如的狀態(tài)，于 是便在門(mén)電路的輸出端產(chǎn)生了極窄的Y=1的尖果輸入信號(hào)A從1跳變?yōu)?時(shí),B從0

2、跳變?yōu)?, 而信號(hào)B首先上升到以嶺_以上，這樣在極短的 時(shí)間T內(nèi)蔣出現(xiàn)A、B同時(shí)高于匕 峰脈沖，或稱(chēng)為電壓毛刺，如圖所示(在畫(huà)波形 時(shí)考慮了門(mén)電路的傳輸延遲時(shí)間)。顯然，這個(gè) 尖峰脈沖不符合門(mén)電路在穩(wěn)態(tài)下的邏輯關(guān)系，因 而它是系統(tǒng)內(nèi)部的噪聲。%迪時(shí)B還沒(méi)有(min)同樣，在圖4.1 (b)的或門(mén)電路中，無(wú)論 A=0、B=1還是A=l、B=0,輸出都應(yīng)該是Y=lo 但如果A從1變成0的時(shí)刻和B從0變成1的 時(shí)刻略有差異，而且在A下降到 上升到貝恠暫短的耐間內(nèi)將出現(xiàn)A、B 同時(shí)低于嘰“的狀態(tài)，使輸出端產(chǎn)生極窄的Y=0 的尖峰脈沖。這個(gè)脈沖同樣也是違背穩(wěn)態(tài)下關(guān)系 的躁聲。我們把門(mén)電路兩個(gè)輸入信號(hào)同時(shí)

3、向相反的m tv應(yīng)當(dāng)指岀，有競(jìng)爭(zhēng)現(xiàn)象時(shí)不一定都會(huì)產(chǎn)生尖到匕曲之前A已經(jīng)降到了以下（如圖中虛線(xiàn) 所示），這時(shí)輸出端不會(huì)產(chǎn)生尖峰脈沖。同理， 若在圖41 （b）中A下降到仏討以前，B已經(jīng)上 升到匕曲以上（如圖中虛線(xiàn)所示），輸出端也不 會(huì)有尖峰脈沖產(chǎn)生。如果圖4.1所示的與門(mén)和或門(mén)是復(fù)雜數(shù)字系 統(tǒng)中的兩個(gè)門(mén)電路，那么設(shè)計(jì)往往難于準(zhǔn)確知道 A、B到達(dá)次序的先后，以及它們?cè)谏仙龝r(shí)間和 下降時(shí)間上的細(xì)微不同。因此，我們只能說(shuō)，只 要存在競(jìng)爭(zhēng)現(xiàn)象，輸出就有可能出現(xiàn)違背穩(wěn)態(tài)下 邏輯關(guān)系的尖峰脈沖。通常，消除組合電路競(jìng)爭(zhēng)冒險(xiǎn)有以下幾種方 法：1、引入封鎖脈沖；2、引入選通脈沖；3、接 入濾波電容；4、修改邏輯設(shè)

4、計(jì)。3 實(shí)驗(yàn)儀器數(shù)字電路實(shí)驗(yàn)箱；數(shù)字萬(wàn)用表；示波器; 數(shù)字 IC74LS86X2. 74LS10X2、74LS20 X1 o4. 實(shí)驗(yàn)內(nèi)容1) 8位串行奇偶校驗(yàn)電路競(jìng)爭(zhēng)冒險(xiǎn)的觀察 及消除。圖4. 2所示電路為8位串行奇偶校驗(yàn)電路。按圖接線(xiàn)。 測(cè)試電路的邏輯功能。ah二極管。改變K1K8的狀態(tài)，觀ABD ACD ABC ABD圖4.3分別接邏輯開(kāi)關(guān)K1K8, y接發(fā)光察并記錄y的變化。 a接脈沖，bh接高電平, 用示波器觀察并記錄a和y端的波 形，測(cè)出信號(hào)經(jīng)7級(jí)異或門(mén)的延遲 時(shí)間。a和h接同一脈沖，bg接高電平，用示波器觀察并記錄a和y端的波形， 說(shuō)明y端的波形有何異?，F(xiàn)象。若釆用加電容的方法來(lái)消除異?，F(xiàn)象，則電容C應(yīng)接在何處？用實(shí)驗(yàn)的方法測(cè)出消除上述 異?，F(xiàn)象所需的電容值。2)組合電路競(jìng)爭(zhēng)冒險(xiǎn)現(xiàn)象的觀察及消除按圖43接線(xiàn)。測(cè)試電路的邏輯功能，結(jié)果列成真值表形式。 用實(shí)驗(yàn)法測(cè)定，在信號(hào)變化過(guò)程中，競(jìng)爭(zhēng) 冒險(xiǎn)發(fā)生在何處？什么時(shí)刻可能出現(xiàn)？ 用修改邏輯設(shè)計(jì)的方法來(lái)消除競(jìng)爭(zhēng)冒險(xiǎn), 則電路應(yīng)如何修改？畫(huà)出修改后的電路，并用實(shí) 驗(yàn)驗(yàn)